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1. (WO2009028198) 2周波整合回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/028198    国際出願番号:    PCT/JP2008/002350
国際公開日: 05.03.2009 国際出願日: 28.08.2008
IPC:
H03H 7/38 (2006.01), H04B 1/04 (2006.01)
出願人: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
SANGAWA, Ushio; (米国のみ)
発明者: SANGAWA, Ushio;
代理人: OKUDA, Seiji; OKUDA & ASSOCIATES 10th Floor, Osaka Securities Exchange Bldg. 8-16, Kitahama 1-chome Chuo-ku, Osaka-shi Osaka 541-0041 (JP)
優先権情報:
2007-222393 29.08.2007 JP
発明の名称: (EN) DOUBLE CHANNEL MATCHING CIRCUIT
(FR) CIRCUIT D'ADAPTATION À DOUBLE CANAL
(JA) 2周波整合回路
要約: front page image
(EN)Connection topology of input terminals (2), elements (4a, 4b, 4c, 4d) and a load (5) is made as a “7-segment display” applied to numerical display for a calculator or a digital clock and the like. That is, the input terminals (2) are assigned to the uppermost and lowermost segments among three horizontally extending segments, the load (5) is assigned to one of four longitudinal segments, and the elements (4a, 4b, 4c, 4d) are assigned to the three remaining longitudinal segments and one horizontal segment. The elements (4a, 4b, 4c, 4d) are a capacitor having capacitance of 0.573pF, an inductor having inductance of 5.013nH, a capacitor having capacitance of 0.692pF and an inductor having inductance of 2.543nH, respectively. This circuitry can reduce the total number of elements to 4 and realize low loss property. In addition, as a resonance circuit is eliminated and a scale of a ladder circuit is reduced, highly stable impedance matching is attained.
(FR)L'invention concerne la topologie de connexion de bornes d'entrée (2), d'éléments (4a, 4b, 4c, 4d) et d'une charge (5), qui est constituée comme un 'affichage à 7 segments' appliquée à un affichage numérique pour un calculateur ou une horloge numérique et analogue. Les bornes d'entrée (2) sont affectées aux segments supérieurs et inférieurs parmi trois segments s'étendant horizontalement, la charge (5) est affectée à l'un des quatre segments longitudinaux, et les éléments (4a, 4b, 4c, 4d) aux trois segments longitudinaux restants et à un segment horizontal. Les éléments (4a, 4b, 4c, 4d) sont un condensateur ayant une capacité de 0,573pF, un inducteur ayant une inductance de 5,013nH, un condensateur ayant une capacité de 0,692pF et un inducteur ayant une inductance de 2,543nH, respectivement. Ces circuits peuvent réduire le nombre total d'éléments à 4 et obtenir une propriété de moindre perte. De plus, un circuit de résonance est éliminé et une échelle d'un circuit d'échelle est réduite, et une impédance d'adaptation hautement stable atteinte.
(JA) 入力端子2、素子4a、4b、4c、4d、負荷5の接続トポロジーを、電卓やデジタル時計などの数字の表示に適用される「7セグメントディスプレイ」状にする。すなわち、横方向に延びる3つのセグメント中の、最上部と最下部のセグメントに入力端子2を割り当て、縦方向の4セグメントのいずれか1つに負荷5を割り当て、残りの縦方向の3セグメントと横方向の1セグメントに素子4a、4b、4c、4dを割り当てる。素子4a、4b、4c、4dは、それぞれ、0.573pFのキャパシタンスを有するキャパシタ、5.013nHのインダクタンスを有するインダクタ、0.692pFのキャパシタンスを有するキャパシタ、2.543nHのインダクタンスを有するインダクタある。この回路構成により、素子総数が4に減じられ低損失性が実現され、また、共振回路の排除と梯子回路の規模が縮小されることより、高安定なインピーダンス整合が得られる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)