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1. (WO2009025368) 半導体記憶装置及び半導体記憶装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/025368    国際出願番号:    PCT/JP2008/065039
国際公開日: 26.02.2009 国際出願日: 22.08.2008
IPC:
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
出願人: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP) (米国を除く全ての指定国).
MIZUKAMI, Makoto [JP/JP]; (米国のみ).
FUNAKI, Hideyuki [JP/JP]; (米国のみ)
発明者: MIZUKAMI, Makoto; .
FUNAKI, Hideyuki;
代理人: SUZUYE, Takehiko; c/o SUZUYE & SUZUYE 1-12-9, Toranomon, Minato-ku, Tokyo 1050001 (JP)
優先権情報:
2007-216323 22.08.2007 JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF DE STOCKAGE SEMI-CONDUCTEUR
(JA) 半導体記憶装置及び半導体記憶装置の製造方法
要約: front page image
(EN)A semiconductor storage device is provided with a semiconductor substrate, an embedded insulating film arranged on a part of the upper surface of the semiconductor substrate, and a semiconductor layer (5) arranged on other part on the upper surface of the semiconductor substrate. Each of memory cell transistors (MT11, MT12, MT1n, MT21, MT22, MT2n, MT31, MT32, MT3n and so on to MTm1, MTm2, MTmn) is provided with a first conductivity type source region, a first conductivity type drain region and a first conductivity type channel region, which are specified on a semiconductor layer (5) in a column direction, and a gate section arranged on a side surface in the channel region in the row direction.
(FR)L'invention porte sur un dispositif de stockage semi-conducteur qui comporte un substrat semi-conducteur, un film isolant incorporé agencé sur une partie de la surface supérieure du substrat semi-conducteur, et une couche semi-conductrice (5) agencée sur une autre partie sur la surface supérieure du substrat semi-conducteur. Chacun de plusieurs transistors de cellule mémoire (MT11, MT12, MT1n, MT21, MT22, MT2n, MT31, MT32, MT3n et ainsi de suite jusqu'à MTm1, MTm2, MTmn) comporte une région de source à premier type de conductivité, une région de drain à premier type de conductivité et une région de canal à premier type de conductivité, qui sont spécifiées sur une couche de semi-conducteur (5) dans une direction de colonne, et une section de grille agencée sur la surface latérale dans la région de canal dans la direction de rangée.
(JA) 本発明の半導体記憶装置は、半導体基板と、半導体基板の上面の一部に配置された埋め込み絶縁膜と、半導体基板の上面の他の一部に配置された半導体層5とを備え、メモリセルトランジスタMT11,MT12,MT1n,MT21,MT22,MT2n,MT31,MT32,MT3n,・・・,MTm1,MTm2,MTmnのそれぞれは、半導体層5に列方向に規定された第1導電型のソース領域、第1導電型のドレイン領域及び第1導電型のチャネル領域と、チャネル領域の行方向の側面に配置されたゲート部とを備える。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)