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1. (WO2009022719) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/022719    国際出願番号:    PCT/JP2008/064573
国際公開日: 19.02.2009 国際出願日: 14.08.2008
IPC:
H01L 21/76 (2006.01), H01L 21/312 (2006.01), H01L 21/3205 (2006.01), H01L 21/768 (2006.01), H01L 21/8238 (2006.01), H01L 27/08 (2006.01), H01L 27/092 (2006.01)
出願人: NATIONAL UNIVERSITY CORPORATION TOHOKU UNIVERSITY [JP/JP]; 1-1, Katahira 2-chome, Aoba-ku, Sendai-shi, Miyagi 9808577 (JP) (米国を除く全ての指定国).
TOKYO ELECTRON LIMITED [JP/JP]; 3-1, Akasaka 5-chome, Minato-ku, Tokyo 1076325 (JP) (米国を除く全ての指定国).
UBE INDUSTRIES, LTD. [JP/JP]; 1978-96, Oaza Kogushi, Ube-shi, Yamaguchi 7558633 (JP) (米国を除く全ての指定国).
UBE-NITTO KASEI CO., LTD. [JP/JP]; 1-7, Higashi-nihonbashi 1-chome, Chuo-ku, Tokyo 1030004 (JP) (米国を除く全ての指定国).
OHMI, Tadahiro [JP/JP]; (JP) (米国のみ).
MATSUOKA, Takaaki [JP/JP]; (JP) (米国のみ).
INOKUCHI, Atsutoshi [JP/JP]; (JP) (米国のみ).
WATANUKI, Kohei [JP/JP]; (JP) (米国のみ).
KOIKE, Tadashi [JP/JP]; (JP) (米国のみ).
ADACHI, Tatsuhiko [JP/JP]; (JP) (米国のみ)
発明者: OHMI, Tadahiro; (JP).
MATSUOKA, Takaaki; (JP).
INOKUCHI, Atsutoshi; (JP).
WATANUKI, Kohei; (JP).
KOIKE, Tadashi; (JP).
ADACHI, Tatsuhiko; (JP)
代理人: IKEDA, Noriyasu; Hibiya Daibiru Bldg. 2-2, Uchisaiwaicho 1-chome Chiyoda-ku, Tokyo 1000011 (JP)
優先権情報:
2007-212505 16.08.2007 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR, ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約: front page image
(EN)Intended is to manufacture a semiconductor device including a shallow trench element separating region and an inter-layer insulating film of a multi-layered structure. A method for manufacturing the semiconductor device has to use a CMP repeatedly, but this CMP itself takes a high cost so that the manufacturing cost is raised by the repeated uses of the CMP. The insulating film to be used in a shallow trench (ST) element separating region and/or the inter-layer insulating film as the lowermost layer is exemplified by an insulating coating film, which can be applied by a spin-coating method. This insulating coating film has such a composition as is expressed by (CH3)nSiO2-n/2)x(SiO2)1-x (wherein n = 1 to 3, and 0 ≤ x ≤ 1.0), and a film of a different specific dielectric constant k is formed by selecting a heat-treatment condition. Moreover, an STI element separating region can be formed by modifying the insulating coating film completely into an SiO2 film, and the inter-layer insulating film of the small dielectric constant k can be formed by making it into an incompletely modified state.
(FR)L'invention concerne la fabrication d'un dispositif semi-conducteur comprenant une région de séparation d'élément à tranchée peu profonde et un film isolant intercouche d'une structure multicouche. Un procédé de fabrication du dispositif semi-conducteur requiert d'utiliser de manière répétée un procédé CMP, mais ce procédé CMP lui-même a un coût élevé, de sorte que le coût de fabrication est augmenté par les utilisations répétées du procédé CMP. Le film isolant devant être utilisé dans une zone de séparation d'élément à tranchée peu profonde (ST) et/ou le film isolant intercouche en tant que couche la plus inférieure est illustré à titre d'exemple par un film de revêtement isolant, qui peut être appliqué par un procédé de dépôt à la tournette. Ce film de revêtement isolant présente une composition exprimée par (CH3)nSiO2-n/2)x(SiO2)1-x (dans laquelle n = 1 à 3, et 0 £ x £ 1,0), et un film ayant une constante diélectrique k spécifique différente est formé en sélectionnant une condition de traitement thermique. De plus, une région de séparation d'élément à tranchée peu profonde peut être formée en modifiant le film de revêtement isolant complètement en un film SiO2, et le film isolant intercouche de la constante diélectrique k basse peut être formé en le réalisant dans un état incomplètement modifié.
(JA) シャロートレンチ素子分離領域、多層構造の層間絶縁膜を含む半導体装置の製造工程では、CMPを繰り返し使用する必要があるが、CMP自体、コストが高いため、CMPの繰り返し使用は、製造コスト上昇の一因となっている。  シャロートレンチ(ST)素子分離領域に用いられる絶縁膜、及び/又は、最下層の層間絶縁膜として、スピンコートによって塗布することができる絶縁性塗布膜を使用する。当該絶縁性塗布膜は、(CHnSiO2-n/2(SiO1-x (但し、n=1~3、0≦x≦1.0)で表される組成を有し、熱処理条件を選択することによって、比誘電率kの異なる膜を形成する。また、絶縁性塗布膜を完全にSiO膜に改質することによって、STI素子分離領域を形成でき、完全には改質されない状態にすることによって、比誘電率kの小さな層間絶縁膜を形成できる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)