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1. (WO2009016880) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2009/016880    国際出願番号:    PCT/JP2008/059731
国際公開日: 05.02.2009 国際出願日: 27.05.2008
IPC:
H01L 27/092 (2006.01), H01L 21/8238 (2006.01), H01L 21/3205 (2006.01), H01L 21/822 (2006.01), H01L 23/52 (2006.01), H01L 27/04 (2006.01), H01L 29/786 (2006.01)
出願人: Unisantis Electronics (Japan) Ltd. [JP/JP]; 2F, Fujilight Shinkawa Bldg., 22-11, Shinkawa 1-chome, Chuo-ku, Tokyo 1040033 (JP) (米国を除く全ての指定国).
MASUOKA, Fujio [JP/JP]; (JP) (米国のみ).
NAKAMURA, Hiroki [JP/JP]; (JP) (米国のみ)
発明者: MASUOKA, Fujio; (JP).
NAKAMURA, Hiroki; (JP)
代理人: KUMAKURA, Yoshio; NAKAMURA & PARTNERS Shin-Tokyo Bldg. 3-1, Marunouchi 3-chome Chiyoda-ku Tokyo 1008355 (JP)
優先権情報:
2007-201687 02.08.2007 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)A semiconductor device consisting of at least two stages of high integration high speed CMOS inverter coupling circuit employing an SGT where the gate width of a pMOS is two time as wide as the gate width of an nMOS. The semiconductor device comprises a CMOS inverter coupling circuit coupling two stages or more of CMOS inverters. The first CMOS inverter consists of pMOS SGTs of first row first column and second row first column, and an nMOS SGT of first row second column, the second CMOS inverter consists of pMOS SGTs of first row third column and second row third column, and an nMOS SGT of second row second column. An output terminal, which is wired to connect the drain diffusion layer of SGTs of first row first column and second row first column with the drain diffusion layer of SGT of first row second column by an insular semiconductor lower layer, is connected with an input terminal, which is wired to connect the gate of SGTs of first row third column and second row third column with the gate of SGT of second row second column.
(FR)L'invention porte sur un dispositif semi-conducteur se composant d'au moins deux étages de circuit de couplage d'inverseur CMOS haute vitesse, à intégration élevée, employant un transistor à grille blindée (SGT), où la largeur de grille d'un pMOS est deux fois plus large que la largeur de grille d'un nMOS. Le dispositif semi-conducteur comprend un circuit de couplage d'inverseurs CMOS couplant deux étages ou plus d'inverseurs CMOS. Le premier inverseur CMOS consiste en un SGT pMOS de première rangée, première colonne et de seconde rangée, première colonne, et en un SGT nMOS de première rangée, seconde colonne, le second inverseur CMOS consiste en des SGT pMOS de première rangée, troisième colonne et seconde rangée, troisième colonne, et en un SGT nMOS de seconde rangée seconde colonne. Une borne de sortie, qui est câblée pour connecter la couche de diffusion de drain des SGT de première rangée, première colonne et seconde rangée, première colonne avec la couche de diffusion de drain de SGT de première rangée, seconde colonne par une couche inférieure semi-conductrice isolante, est connectée à une borne d'entrée, qui est câblée pour connecter la grille des SGT de première rangée, troisième colonne et seconde rangée, troisième colonne avec la grille de SGT de seconde rangée seconde colonne.
(JA) pMOSのゲート幅をnMOSのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置を提供する。本発明に係る半導体装置は、2段以上のCMOSインバータを結合したCMOSインバータ結合回路からなり、第一のCMOSインバータは、1行1列目と2行1列目のpMOS SGTと、1行2列目のnMOS SGTで構成され、第二のCMOSインバータは、1行3列目と2行3列目のpMOS SGTと、2行2列目のnMOS SGTで構成され、1行1列目と2行1列目のSGTのドレイン拡散層と、1行2列目のSGTのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、1行3列目と、2行3列目のSGTのゲートと、2行2列目のSGTのゲートとを接続するように配線された入力端子とを接続する。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)