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World Intellectual Property Organization
1. (WO2008142763) 積層型パッケージ、及び、積層型パッケージの形成方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/142763    国際出願番号:    PCT/JP2007/060278
国際公開日: 27.11.2008 国際出願日: 18.05.2007
H01L 23/52 (2006.01), H01L 21/288 (2006.01), H01L 21/3205 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: KABUSHIKI KAISHA NIHON MICRONICS [JP/JP]; 6-8, Kichijojihoncho 2-chome, Musashino-shi, Tokyo 1800004 (JP) (米国を除く全ての指定国).
IKEDA, Masato [JP/JP]; (JP) (米国のみ)
発明者: IKEDA, Masato; (JP)
代理人: KUDOH, Nobuyuki; Ikebukuro Mutsumi Building 2F, 41-8, Minami-Ikebukuro 2-chome, Toshima-ku, Tokyo 1710022 (JP)
(JA) 積層型パッケージ、及び、積層型パッケージの形成方法
要約: front page image
(EN)A semiconductor chip module which has a high degree of flexibility in assignment of a circuit to each semiconductor chip and in arranging connection terminals of each semiconductor chip and which can surely electrically connect between the individual semiconductor chips. Each of the semiconductor chips has connection terminals connected to a circuit pattern formed on its surface, wherein each connection terminal is partially formed on its side face. The semiconductor chip module is made by stacking the plurality of such semiconductor chips and joining them together. On the two semiconductor chips joined together, at least on the side faces where the connection terminals are formed, an adhesive used for joining them is swelled out with an amount for reducing a level difference at the time of joining them. The portions of the connection terminals formed on the side faces of the individual semiconductor chips are connected to each other by a wiring pattern which passes also through the swelled out adhesive portion.
(FR)L'invention concerne un module de puces à semi-conducteurs présentant un degré élevé de flexibilité dans l'attribution d'un circuit à chaque puce à semi-conducteurs et dans l'agencement de bornes de connexion de chaque puce à semi-conducteurs, et qui assure une connexion électrique sûre entre les puces à semi-conducteurs individuelles. Chaque puce à semi-conducteurs comprend des bornes de connexion connectées à un tracé de circuit formé sur la surface de la puce, chaque borne de connexion étant partiellement formée sur sa face latérale. Ledit module de puces à semi-conducteurs est fabriqué par empilement de la pluralité desdites puces à semi-conducteurs et par raccordement de celles-ci entre elles. Sur les deux puces à semi-conducteurs raccordées l'une à l'autre, au moins sur les faces latérales où les bornes de connexion sont formées, un adhésif utilisé pour raccorder les puces est gonflé à un certain degré pour réduire une différence de niveau au moment du raccordement. Les parties des bornes de connexion formées sur les faces latérales des puces à semi-conducteurs individuelles sont connectées l'une à l'autre par un tracé de câblage qui passe également dans la partie d'adhésif gonflé.
(JA) 各半導体チップへの回路の割り当てや各半導体チップの接続用端子の位置の自由度が高い、しかも、各半導体チップ間を確実に電気的に接続できる半導体チップモジュールを提供する。  本発明は、表面に設けられている回路パターンと連結する接続用端子の一部が側面に設けられている、複数の半導体チップを重ね合わせて結合した半導体チップモジュールに関する。そして、相互に結合される2枚の半導体チップ、少なくとも接続用端子が設けられる側面には、結合させる接着剤が結合時の段差を緩和する量だけはみ出しており、各半導体チップにおける側面の接続用端子部分が、はみ出した接着剤部分をも通過する配線パターンによって相互に接続されていることを特徴とする。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)