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1. (WO2008142735) 2進の擬似ランダムデータを生成する方法および装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/142735    国際出願番号:    PCT/JP2007/000542
国際公開日: 27.11.2008 国際出願日: 21.05.2007
IPC:
H03K 3/84 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
HARA, Atsuo [JP/JP]; (JP) (米国のみ).
OTONARI, Akihide [JP/JP]; (JP) (米国のみ)
発明者: HARA, Atsuo; (JP).
OTONARI, Akihide; (JP)
代理人: KUBO, Yukio; Oriental Shin-Osaka Building 1-26, Nishinakajima 7-chome Yodogawa-ku, Osaka-shi Osaka 5320011 (JP)
優先権情報:
発明の名称: (EN) METHOD AND DEVICE FOR GENERATING BINARY PSEUDO RANDOM DATA
(FR) PROCÉDÉ ET DISPOSITIF POUR GÉNÉRER DES DONNÉES PSEUDOALÉATOIRES BINAIRES
(JA) 2進の擬似ランダムデータを生成する方法および装置
要約: front page image
(EN)A device generates k-bit parallel pseudo random data using n pieces of first to n-th (n is an integer ≥3) registers and k pieces of first to k-th (k is an integer ≥2) exclusive OR circuits. An output from the m-th register (m is an integer 1 to (n-k)) is inputted to an (m+k)-th register. Outputs from the first to (k-1)-th exclusive OR circuits are inputted to the second to k-th exclusive OR circuits. An output from the first register is inputted to the first exclusive OR circuit. Outputs from the first to k-th exclusive OR circuits are inputted to the k-th to first registers. Outputs from k pieces of (n-k+1)-th to n-th registers are inputted to the k-th to the first exclusive OR circuits and fetched as the k-bit parallel pseudo random data.
(FR)L'invention concerne un dispositif qui génère des données pseudoaléatoires parallèles à k bits en utilisant n unités de premier à n-ième (n est un entier supérieur ou égal à 3) registres et k unités de premier à k-ième (k est un entier supérieur ou égal à 2) circuits OU exclusif. Une sortie du m-ième registre (m est un entier de 1 à (n-k)) est appliquée à l'entrée d'un (m+k)-ième registre. Les sorties des premier à (k-1)-ième circuits OU exclusif sont appliquées à l'entrée des second à k-ième circuits OU exclusif. Une sortie du premier registre est appliquée à l'entrée du premier circuit OU exclusif. Les sorties des premier à k-ième circuits OU exclusif sont appliquées à l'entrée des k-ième à premier registres. Les sorties de k registres allant du (n-k+1)-ième au n-ième sont appliquées à l'entrée des k-ième à premiers circuits OU exclusif et extraites en tant que données pseudoaléatoires parallèles à k-bits.
(JA) 第1から第n(nは3以上の整数)のn個のレジスタおよび第1から第k(kは2以上の整数)のk個の排他的論理和回路を用いてkビット並列の擬似ランダムデータを生成する装置であって、第mのレジスタ(mは1からn-kの整数)の出力は、第(m+k)のレジスタに入力されており、第1から第(k-1)の排他的論理和回路の出力は、第2から第kの排他的論理和回路に入力されており、第1のレジスタの出力は、第1の排他的論理和回路に入力されており、第1から第kの排他的論理和回路の出力は、第kから第1のレジスタに入力されており、第(n-k+1)から第nのk個のレジスタからの出力は、第kから第1の排他的論理和回路に入力され、かつ、kビット並列の擬似ランダムデータとして取り出される。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)