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1. (WO2008142732) 半導体メモリ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/142732    国際出願番号:    PCT/JP2007/000533
国際公開日: 27.11.2008 国際出願日: 18.05.2007
IPC:
G11C 11/22 (2006.01), G11C 11/4099 (2006.01)
出願人: FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome Shinjuku-ku, Tokyo 1630722 (JP) (米国を除く全ての指定国).
MORITA, Keizo [JP/JP]; (JP) (米国のみ).
NAKABAYASHI, Kenichi [JP/JP]; (JP) (米国のみ)
発明者: MORITA, Keizo; (JP).
NAKABAYASHI, Kenichi; (JP)
代理人: FURUYA, Fumio; Dai2 Meiho Bldg. 9th Floor 19-5, Nishishinjuku 1-chome Shinjuku-ku, Tokyo 1600023 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR MEMORY
(FR) MÉMOIRE SEMI-CONDUCTRICE
(JA) 半導体メモリ
要約: front page image
(EN)A voltage detecting circuit outputs a detection signal when an amount of charges read by one of a pair of bit lines reaches a prescribed amount. A mask circuit of a timing generating circuit masks the output of a sense amplifier activating signal until the detection signal is outputted. The sense amplifier judges logic of data which is read to a bit line from a memory cell by synchronizing with the sense amplifier activating signal. The operation of the sense amplifier is started after the charges of the prescribed amount are read by the bit line from the memory cell, namely after the detection signal is outputted. Therefore, even if output timing of the timing signal becomes fast due to the fluctuation of the manufacture conditions of semiconductor memories, data which is read from the memory cell can be latched correctly by the sense amplifier. As a result, malfunction of the semiconductor memory can be prevented.
(FR)Un circuit de détection de tension délivre un signal de détection lorsqu'une quantité de charge lue par l'une d'une paire de lignes de bit atteint une quantité prescrite. Un circuit de masque d'un circuit de génération de cadencement masque la sortie d'un signal d'activation d'amplificateur de détection jusqu'à ce que le signal de détection soit délivré. L'amplificateur de détection détermine un niveau logique de données qui sont lues à une ligne de bit à partir d'une cellule mémoire par synchronisation avec le signal d'activation de l'amplificateur de détection. Le fonctionnement de l'amplificateur de détection est démarré après que les charges de la quantité prescrite ont été lues par la ligne de bit provenant de la cellule mémoire, notamment après que le signal de détection a été délivré. Par conséquent, même si un cadencement de sortie du signal de cadencement devient rapide en raison de la fluctuation des conditions de fabrication de mémoires semi-conductrices, des données qui sont lues à partir de la cellule mémoire peuvent être verrouillées correctement par l'amplificateur de détection. En conséquence, un dysfonctionnement de la mémoire semi-conductrice peut être empêché.
(JA) 電圧検出回路は、一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する。タイミング生成回路のマスク回路は、センスアンプ活性化信号の出力を検出信号が出力されるまでマスクする。センスアンプは、センスアンプ活性化信号に同期してメモリセルからビット線に読み出されるデータの論理を判定する。センスアンプの動作は、所定量の電荷がメモリセルからビット線に読み出された後、すなわち、検出信号の出力後に開始される。このため、半導体メモリの製造条件の変動により、タイミング信号の出力タイミングが早くなった場合にも、メモリセルから読み出されるデータをセンスアンプに正しくラッチできる。この結果、半導体メモリの誤動作を防止できる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)