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1. (WO2008139669) 薄膜トランジスタの製造方法及び薄膜トランジスタ
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/139669    国際出願番号:    PCT/JP2008/000489
国際公開日: 20.11.2008 国際出願日: 07.03.2008
IPC:
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (米国を除く全ての指定国).
NAKAZAWA, Makoto; (米国のみ)
発明者: NAKAZAWA, Makoto;
代理人: MAEDA, Hiroshi; Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
優先権情報:
2007-127734 14.05.2007 JP
発明の名称: (EN) METHOD FOR MANUFACTURING THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR
(FR) PROCÉDÉ PERMETTANT DE FABRIQUER UN TRANSISTOR À COUCHES MINCES ET TRANSISTOR À COUCHES MINCES
(JA) 薄膜トランジスタの製造方法及び薄膜トランジスタ
要約: front page image
(EN)A method for manufacturing a thin film transistor is provided with a semiconductor layer formation step for forming a semiconductor layer (12) on a substrate (10), a laminated film formation step for depositing a first insulation film, a second insulation film and a conductive film in order in such a manner as to cover the semiconductor layer (12), a gate electrode formation step for patterning the conductive film to form a gate electrode (21a) in such a manner as to cross the semiconductor layer (12), a second insulation film removing step for etching the second insulation film in such a manner that the circumferential edge becomes the outer side than the gate electrode (21a) and crosses the semiconductor layer (12), and a first insulation film removing step for etching the first insulation film that is exposed from the second insulation film that is etched in the second insulation film removing step to expose a part of the semiconductor layer (12).
(FR)Le procédé permettant de fabriquer un transistor à couches minces selon la présente invention est doté d'une étape consistant à former une couche semi-conductrice permettant de former une couche semi-conductrice (12) sur un substrat (10), d'une étape consistant à former un film stratifié permettant de déposer un premier film isolant, un second film isolant et un film conducteur dans cet ordre de manière à recouvrir la couche semi-conductrice (12), d'une étape consistant à former une électrode de grille permettant de former des motifs sur le film conducteur afin de former une électrode de grille (21a) de manière à traverser la couche semi-conductrice (12), d'une étape consistant à supprimer le second film isolant permettant de graver le second film isolant de manière à ce que l'arête circonférentielle devienne le côté extérieur de l'électrode de grille (21a) et traverse la couche semi-conductrice (12), et d'une étape consistant à supprimer le premier film isolant permettant de graver le premier film isolant qui est exposé à partir du second film isolant qui est gravé lors de l'étape consistant à supprimer le second film isolant pour exposer une partie de la couche semi-conductrice (12).
(JA) 基板(10)に半導体層(12)を形成する半導体層形成工程と、半導体層(12)を覆うように第1絶縁膜、第2絶縁膜及び導電膜を順に成膜する積層膜形成工程と、導電膜をパターニングして半導体層(12)を横切るようにゲート電極(21a)を形成するゲート電極形成工程と、第2絶縁膜を周端がゲート電極(21a)よりも外側になると共に半導体層(12)を横切るようにエッチングする第2絶縁膜除去工程と、第2絶縁膜除去工程でエッチングされた第2絶縁膜から露出する第1絶縁膜をエッチングして半導体層(12)の一部を露出させる第1絶縁膜除去工程とを備える。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)