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1. (WO2008129992) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2008/129992 国際出願番号: PCT/JP2008/057373
国際公開日: 30.10.2008 国際出願日: 09.04.2008
IPC:
H01L 29/786 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/06 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
出願人:
日本電気株式会社 NEC Corporation [JP/JP]; 〒1088001 東京都港区芝五丁目7番1号 Tokyo 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
石田真彦 ISHIDA, Masahiko [JP/JP]; JP (UsOnly)
発明者:
石田真彦 ISHIDA, Masahiko; JP
代理人:
池田憲保 IKEDA, Noriyasu; 〒1000011 東京都千代田区内幸町1丁目2番2号 日比谷ダイビル Tokyo Hibiya Daibiru Bldg., 2-2, Uchisaiwaicho 1-chome Chiyoda-ku, Tokyo 1000011, JP
優先権情報:
2007-10673216.04.2007JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約:
(EN) A plurality of CNT patches for dividing the CNT channel layer of a transistor in the orthogonal direction of the channel are used to connect between the source and drain. The probability with some of the CNT patches as semiconducting CNT patches becomes higher by composing the CNT channel layer of the CNT patches. A transistor having an excellent on/off ratio can be obtained by comprising part of the CNT patches constituting the channel layer as the semiconducting CNT patches.
(FR) Une pluralité d'éléments CNT pour diviser la couche de canal CNT d'un transistor dans la direction orthogonale du canal sont utilisés pour la connexion entre la source et le drain. La probabilité avec certains des éléments CNT en tant qu'éléments CNT semi-conducteurs devient plus élevée en composant la couche de canal CNT des éléments CNT. Un transistor ayant un excellent rapport passant/bloqué peut être obtenu en prévoyant une partie des éléments CNT constituant la couche de canal en tant qu'éléments CNT semi-conducteurs.
(JA)  トランジスタのCNTチャネル層をチャネルの直交方向に分断し、複数のCNTパッチを用いてソース・ドレイン間を接続する。CNTチャネル層を複数のCNTパッチで構成することで、そのCNTパッチのいくつかを半導体的CNTパッチとする確率が高くなる。チャネル層を構成する複数のCNTパッチの一部を半導体的CNTパッチとすることで、良好なon/off比を持つトランジスタが得られる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20100108987JP4737473