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1. (WO2008126468) 半導体装置及び半導体装置の製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2008/126468 国際出願番号: PCT/JP2008/052326
国際公開日: 23.10.2008 国際出願日: 13.02.2008
IPC:
H01L 21/3205 (2006.01) ,H01L 23/12 (2006.01) ,H01L 23/52 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
12
マウント,例.分離できない絶縁基板
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
52
動作中の装置内の1つの構成部品から他の構成部品へ電流を導く装置
出願人:
日本電気株式会社 NEC CORPORATION [JP/JP]; 〒1088001 東京都港区芝五丁目7番1号 Tokyo 7-1, Shiba 5-chome, Minato-ku Tokyo 1088001, JP (AllExceptUS)
山道 新太郎 YAMAMICHI, Shintaro [JP/JP]; JP (UsOnly)
菊池 克 KIKUCHI, Katsumi [JP/JP]; JP (UsOnly)
堺 淳 SAKAI, Jun [JP/JP]; JP (UsOnly)
古宇田 光 KOUTA, Hikaru [JP/JP]; JP (UsOnly)
発明者:
山道 新太郎 YAMAMICHI, Shintaro; JP
菊池 克 KIKUCHI, Katsumi; JP
堺 淳 SAKAI, Jun; JP
古宇田 光 KOUTA, Hikaru; JP
代理人:
工藤 実 KUDOH, Minoru; 〒1400013 東京都品川区南大井六丁目24番10号カドヤビル6階 Tokyo 6F, KADOYA BLDG. 24-10, Minamiooi 6-chome Shinagawa-ku Tokyo 1400013, JP
優先権情報:
2007-09272730.03.2007JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) COMPOSÉ À SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及び半導体装置の製造方法
要約:
(EN) A semiconductor device is provided with an element wiring (2), an element topmost layer wiring (4), a super connect wiring (10) and a bump (7). The element wiring (2) is arranged on the semiconductor substrate (1) through a plurality of insulating layers (50). The element topmost layer wiring (4) is formed on the element wiring (2) by using a substantially equivalent processing apparatus. The super connect wiring (10) is arranged on the element topmost layer wiring (4) through a super connect insulating layer (9) having a thickness five times or more of that of the insulating layer (50). The super connect wiring has a thickness three times or more of that of the element wiring (2) and that of the element topmost layer wiring (4). The bump (7) is formed on the super connect wiring (10). The element topmost layer wiring (4) is provided with a signal pad (4s), a power supply pad (4v) and a grounding pad (4g). The area of the signal pad (4s) is smaller than that of the power supply pad (4v) and that of the grounding pad (4g).
(FR) L'invention concerne un composé à semiconducteur doté d'un câblage (2) d'éléments, d'un câblage (4) de couche supérieure d'éléments, d'un câblage (10) de connexion supérieure et d'une bosse (7). Le câblage (2) des éléments est disposé sur le substrat semiconducteur (1) par l'intermédiaire d'une pluralité de couches d'isolement (50). Le câblage (4) de couche supérieure d'éléments est formé sur le câblage (2) d'éléments en utilisant un appareil de traitement sensiblement équivalent. Le câblage (10) de connexion supérieure est disposé sur le câblage (4) de couche supérieure d'éléments par l'intermédiaire d'une couche d'isolement (9) pour connexion supérieure présentant une épaisseur cinq fois plus grande ou plus que celle de la couche d'isolement (50). Le câblage de connexion supérieure présente une épaisseur trois fois plus importantes ou plus que celle du câblage (2) d'éléments et que celle du câblage (4) de couche supérieure d'éléments. La bosse (7) est formée sur le câblage (10) de connexion supérieure. Le câblage (4) de couche supérieure d'éléments est muni d'une plage de signal (4s), d'une plage d'alimentation (4v) et d'une plage de mise à la masse (4g) la surface de la plage de signal 4s) est inférieure à celle de la plage d'alimentation (4v) et à celle de la plage de mise à la masse (4g).
(JA)  半導体装置は、素子配線2と素子最上層配線4とスーパーコネクト配線10とバンプ7とを具備する。素子配線2は、半導体基板1上に複数の絶縁層50を介して設けられる。素子最上層配線4は、素子配線2上に実質上同等のプロセス装置を用いて形成される。スーパーコネクト配線10は、素子最上層配線4上に絶縁層50の5倍以上の厚さを有するスーパーコネクト絶縁層9を介して設けられ、素子配線2及び素子最上層配線4の3倍以上の厚さを有する。バンプ7は、スーパーコネクト配線10上に形成される。素子最上層配線4は、信号用パッド4sと電源用パッド4vとグランド用パッド4gを備える。信号用パッド4sの面積は、電源用パッド4v及びグランド用パッド4gの面積よりも小さい。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
US20100117228