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1. (WO2008126270) 半導体集積回路

明 細 書

発明の名称

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027  

発明の開示

発明が解決しようとする課題

0028  

課題を解決するための手段

0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039  

発明の効果

0040  

図面の簡単な説明

0041   0042  

発明を実施するための最良の形態

0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

明 細 書

半導体集積回路

技術分野

[0001]
 本発明は半導体集積回路に係り、特にトランジスタによって構成される論理セル(以下単にセルとも称する)よりなる半導体集積回路に関する。

背景技術

[0002]
 半導体集積回路、特に主として情報処理装置に使用されるゲートアレイ方式、スタンダードセル方式等によって構成された大規模集積回路の低消費電力化および高密度化が求められている。
[0003]
 半導体集積回路の消費電力を低減する技術として、例えばトランジスタの閾値電圧(以下単にVthと称する)を制御するマルチVth方式によりリーク電流を軽減する技術がある。
[0004]
 この技術では、トランジスタの製造時、ドレインおよびソース部分に対するイオン注入(以下単にIIと称する)のドーズ量を変える事でVthの制御を行う。このようにしてVthを制御することにより、一般的には2種類あるいは3種類のトランジスタを設ける。3種類の場合、基本的なVthのノーマルVthトランジスタ、スイッチングスピードを高速にするためVthを小さく設定したローVthトランスタおよび遅延量が大きいパスなどに使用される、電流リークを小さくするためのハイVthトランジスタを設ける。又2種類の場合、ノーマルVthトランジスタとハイVthトランジスタとを組み合わせる。
[0005]
 又実装に関する技術として、上記スタンダードセル方式或いはゲートアレイ方式、すなわち基本セル(INV論理回路,NAND論理回路,NOR論理回路等)を決められた電源サイト内に配置する方式がある。
[0006]
 この方式では、配線ピッチとトランジスタのバルク形成のピッチ(以下バルクピッチと称する)を揃える手法が一般的に採用されている。同手法は配線性やトランジスタ配置の分りやすさ等の観点で有利な手法である。
[0007]
 図1は2入力NAND論理回路を示す。又図2は、この方式を適用した、2入力NAND論理回路を構成するセル内のレイアウトを示す。
[0008]
 図1に示すごとく、2入力NAND論理回路は入力端子IN1,IN2および出力端子OUTを有する。
[0009]
 これら2つの入力端子IN1,IN2はそれぞれ図2に示すゲートポリシリコン配線11,12を介して同論理回路を構成する、並列に接続された2つのPチャネルトランジスタのゲートG1,G2、並び直列に接続された2つのNチャネルトランジスタのゲートG3,G4にそれぞれ接続されている。
[0010]
 これらのトランジスタは半導体基板に形成された拡散領域に形成されている。
[0011]
 上記並列に接続された2つのPチャネルトランジスタのソースS1,S2はそれぞれ金属配線16,17を介して電源配線Vddに接続され、ドレインD1,D2は金属配線15を介して出力端子OUTに接続されている。
[0012]
 又上記直列に接続された2つのNチャネルトランジスタのソースS3とドレインD4とが拡散領域22の内部で互いに接続され、一方のドレインD3は出力端子OUTに接続され他方のソースS4は金属配線18を介し他の電源配線Vss(接地等、以下同様)に接続されている。
[0013]
 図2中、黒丸で示される点GPは、半導体集積回路のレイアウトをCAD技術等にて設計する際に予め設定される座標点を示す。これら座標点GPの間隔をグリッドピッチ(単にグリッドと称する場合もある)と称する。
[0014]
 図2の構成では、当該セルの、図中横方向の長さが3グリッドピッチ(3G)であり、縦方向の長さが8グリッドピッチ(8G)となっている。
[0015]
 図2の構成では、金属配線15,16,17,18および層間接続用のビアよりなるコンタクトが、この座標点GPを基準としてレイアウトされている。
[0016]
 すなわち金属配線15―18および層間接続用のビアよりなるコンタクトが上記座標点GP上或いは座標点GP同士を図中縦横に結ぶ直線上に設けられている。
[0017]
 同様に上記各トランジスタも座標点GPを基準としてレイアウトされている。
[0018]
 すなわち、各トランジスタのソースおよびドレインが座標点GP上或いは座標点GP同士を図中縦横に結ぶ直線上に設けられている。
[0019]
 このように、配線ピッチとグリッドピッチとを一致させ、同様にバルクピッチもグリッドピッチと一致させる、すなわちオングリッド状態とすることにより、CAD技術等を利用した半導体集積回路のセル内レイアウトが容易に行える。
[0020]
 しかしながら最先端のテクノロジでは製造加工精度上、配線ピッチ、すなわち配線のレイアウトの密度は高精度に縮小可能であるのに対し、バルクピッチ、すなわちトランジスタを構成するソース、ドレイン等各部のレイアウトの密度は配線ピッチほどには高精度に縮小可能となっていない。その結果、バルクピッチによって半導体集積回路の最終的な実装サイズが決められる傾向にある。
[0021]
 又半導体集積回路における電源供給を1サイトずつマトリックスで行う構造、特にスタンダードセル方式の回路設計においては、セルのサイズ(横および縦サイズの寸法)の決定が、ロジック回路部分の最終的なサイズ及びチップサイズに大きく影響する。なおスタンダードセル方式では、例えば50グリッドを1サイトとして電源供給領域を設ける設計が行われる。
[0022]
 従来の寸法の決定方法では配線ピッチおよびバルクピッチのうちの大きい方にグリッドピッチを合わせることによって上記の如くレイアウト設計が容易に行える手法を採っていた。
[0023]
 しかしながら半導体製造テクノロジの進歩につれ、配線ピッチとバルクピッチとの間で上記製造加工精度の差が拡大し、バルクピッチにグリッドピッチを合わせ、配線ピッチもこれに合わせるような従来の手法では、半導体集積回路の実装面積の更なる縮小が困難な場合が想定される。
[0024]
 すなわち配線に係る加工精度の方がその向上が容易であり、もって配線ピッチを縮小することは可能であるのに対し、トランジスタを構成するソース、ドレイン部分を形成する際の精度の向上がこれに追いついていないため、グリッドピッチを縮小して半導体集積回路の実装面積を縮小することができない場合が想定されるからである。
[0025]
 また半導体集積回路の消費電力の低減のための方策としての上記マルチVth方式では、パスディレイに余裕のある箇所にはリーク電流の小さいハイVthトランジスタを導入する技術が採用されている。
[0026]
 しかしながらこのマルチVth方式を適用するためには異なる複数のドーズ量のIIを注入して熱拡散することでトランジスタを作成する必要があるが、半導体集積回路の製造上の要因からVthのバラツキが問題となる場合が想定される。
[0027]
 例えばノーマルVthトランジスタの遅延量が比較的小さくハイVthトランジスタの遅延量が比較的大きいものとなった場合、両トランジスタを含む特定パスにおける遅延量が大きくばらつくことによってチップ性能に悪影響を与えるような場合が想定される。
特許文献1 : 特許第3110422号
特許文献2 : 特開昭58-066343号公報

発明の開示

発明が解決しようとする課題

[0028]
 本発明はこのような状況に鑑みてなされたものであり、半導体集積回路の高密度化或いは消費電力の低減を効果的になし得る構成の半導体集積回路を提供することを目的とする。

課題を解決するための手段

[0029]
 この目的の達成のために本発明ではトランジスタのソース、ゲートおよびドレインの配列に沿う第1の方向に直交する第2の方向に沿うトランジスタおよび配線のレイアウトを配線ピッチを基準として行い、前記第1の方向に沿うトランジスタのレイアウトを配線ピッチより所定の割合で大きいバルクピッチを基準として行うようにした。
[0030]
 すなわち、上記の如く比較的縮小が容易な配線ピッチと比較的縮小が困難なバルクピッチとをあえて揃えず、それぞれの製造加工精度に個別に対応した寸法に設定する。
[0031]
 すなわち比較的縮小が容易な配線ピッチを比較的小さく設定し、比較的縮小が困難なバルクピッチを比較的大きく設定する。例えば配線ピッチとバルクピッチとの比を1:1.5に設定する。
[0032]
 その結果、トランジスタのソース、ゲートおよびドレインの配列に沿う第1の方向においては従来と同様のバルクピッチでトランジスタのソースおよびドレインのレイアウトを行う一方、当該第1の方向に直交する第2の方向においては、当該バルクピッチより小さい配線ピッチ(上記例ではバルクピッチの1/1.5の寸法)で配線のレイアウトを行うことが可能となる。
[0033]
 その結果少なくとも前記第2の方向に沿うセル寸法を効果的に縮小可能(上記例では1/1.5に縮小可能)となる。
[0034]
 又本発明によれば、トランジスタのゲート長に対応するゲートポリシリコン配線の太さが異なるものを混在させるようにした。
[0035]
 トランジスタのゲート長に対応するゲートポリシリコン配線の太さが大きいほどソース、ドレイン間の導通路の長さが大きくなり、もってその部分の導通抵抗が大きくなる。その結果これに伴ってその部分の導通電流が小さくなる。したがってその部分からのリーク電流量を効果的に削減可能となる。したがって半導体集積回路の消費電力の効果的な低減が可能となる。
[0036]
 本発明によれば、このような構成を利用することにより、従来のVthの制御によりリーク電流量の削減の代わりに、トランジスタのゲート長に対応するゲートポリシリコン配線の太さを増加させることによりリーク電流量を低減するようにした。
[0037]
 この方法によれば従来のIIのドーズ量を変化させる手法によるVthの制御に基づく方法に比して製造上の精度の維持が容易となり、もって半導体集積回路の性能の維持が容易となる。
[0038]
 ここでこのようにトランジスタのゲート長に対応するポリシリコン配線の太さを大きくすることによる半導体集積回路の消費電力の低減を図る方法によれば、トランジスタのゲート長の増加により上記の如く導通路の長さが増加するため、これに応じて動作遅延量が増加する。
[0039]
 しかしながらこの点は従来のIIのドーズ量を変化させることによるVthの制御に基づく方法においてリーク量が比較的小さいハイVthトランジスタの動作遅延量が比較的大きく、リーク量が比較的大きいローVthトランジスタの遅延量が比較的小さい点と対応する。したがって従来のIIのドーズ量を変化させることによるVthの制御に基づく方法を、本発明によるゲート長に対応するゲートポリシリコン配線の太さを調整することによる方法で置き換えることが可能である。したがって、従来の方法においては精度の高いドーズ量の制御が困難であったため製造上のバラツキが懸念されたのに対し、本発明によればこのような製造上のバラツキの問題を容易に回避した上で効果的に消費電力を低減可能である。

発明の効果

[0040]
 本発明によれば効果的に半導体集積回路の高密度化が可能となり、又効果的に半導体集積回路の低消費電力化が可能となる。

図面の簡単な説明

[0041]
[図1] 半導体集積回路を構成する2入力NAND論理回路を示す図である。
[図2] 配線ピッチとバルクピッチとを揃えた場合の、図1に示す2入力NAND論理回路を構成するセルのレイアウトの一例を示す平面図である。
[図3] 本発明の実施例によるセルを適用可能なスタンダードセル方式の半導体集積回路の平面図である。
[図4] 半導体集積回路を構成する2入力NAND論理回路の回路構成を説明するための図である。
[図5] 配線ピッチとバルクピッチとを異ならせた場合の、図1に示す2入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図6] 図3中、X-X'線に沿う横断面図である。
[図7] 図3の構成例において、更にゲートポリシリコン配線の太さを増加させてなるセル内のレイアアウトの一例を示す平面図である。
[図8] 配線ピッチとバルクピッチとを異ならせ且つゲートポリシリコン配線の太さを途中で変化させた場合の、図4に示す2入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図9] 半導体集積回路を構成する2入力NORの回路構成を説明するための図である。
[図10] 配線ピッチとバルクピッチとを異ならせ且つゲートポリシリコン配線の太さを途中で変化させた場合の、図9に示す2入力NOR論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図11] 半導体集積回路を構成する3入力NANDの回路構成を説明するための図である。
[図12] ゲートポリシリコン配線の太さが異なるものを混在させた場合の、図11に示す3入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図13] ゲートポリシリコン配線の太さが異なるものを混在させ、更にトランジスタのゲート幅が異なるものを混在させた場合の、図11に示す3入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図14] 配線ピッチとバルクピッチとを異ならせ、ゲートポリシリコン配線の太さが異なるものを混在させた場合の、図11に示す3入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。
[図15] グリッドピッチを方向により異ならせた場合の、図4に示す2入力NAND論理回路を構成するセル内のレイアウトの一例を示す平面図である。

符号の説明

[0042]
 11,12,13 ゲートポリシリコン配線
 15,16,17,18 金属配線
 21,22 拡散領域
 S1,S2,S3、S4,S5,S5 ソース
 D1,D2,D3、D4,D5,D6 ドレイン
 G1,G2,G3,G4,G5,G6 ゲート
 GP グリッドポイント

発明を実施するための最良の形態

[0043]
 以下図とともに本発明の各実施例について説明する。
[0044]
 本発明の実施例によれば、CMOS半導体集積回路(特にゲートアレイ、スタンダードセル方式等によるもの)であって、電源供給を1サイトずつマトリックスで行う回路構成において、セル内のレイアウトを配線ピッチを基準として行うようにした。
[0045]
 具体的には、バルクピッチと配線のピッチとの比を例えば1.5対1に設定することで、配線チャネルの確保とトランジスタからの配線の引き出しが容易に行えるようにした。
[0046]
 後述する本発明の実施例1、2,3,4および7では、電源供給を1サイトずつマトリックスで行う構造、特に図3とともに後述するスタンダードセル方式等を適用した回路設計において、セルのサイズ(横と縦サイズの寸法)を決定する際、基準となる縦横両方向のグリッドピッチを配線ピッチに合致させる。そしてバルクピッチを配線ピッチの1.5倍とする。
[0047]
 図3は本発明の実施例による半導体集積回路を適用可能なスタンダードセル方式の回路設計による回路配置図(平面図)を示す。
[0048]
 当該スタンダードセル方式によれば、図3に示すごとく、例えば50グリッドを1サイトとし、サイトごとに対しVdd電源およびVss電源の電源配線領域を設ける。
[0049]
 図4は、このような構成の半導体集積回路を構成する2入力NAND論理回路(図3中、「2NAND」)の回路構成を説明するための図である。
[0050]
 2入力NAND論理回路は図4(a)に示すごとく、2つの入力端子IN1,IN2および出力端子OUTを有する。
[0051]
 又図4(b)に示すごとく、同論理回路は並列に電源Vddに接続されたPチャネルトランジスタP1,P2、並びにこれらのドレインD1,D2とVss電源との間に直列に接続されたNチャネルトランジスタN1,N2によって構成される。
[0052]
 図5は上記本発明の実施例1による、半導体集積回路を構成するセルの構成例を示す。
[0053]
 図5は特に、図4とともに上記した2入力NAND論理回路を構成するセルの構成例を示す。
[0054]
 このようなセルは図3に示す半導体集積回路を構成する各セルに対応し、例えば図3中の「2NAND」に対応する。すなわちこのようなセルは図3に示すごとく、Vdd電源配線VddおよびVss電源配線Vssの間に挿入して設けられる。
[0055]
 図5に示すセルでは、図4に示される2つの入力端子IN1,IN2が、それぞれゲートポリシリコン配線11,12を介し、同論理回路を構成する上記並列に接続された2つのPチャネルトランジスタP1,P2のゲートG1,G2並び上記直列に接続された2つのNチャネルトランジスタN1,N2のゲートG3,G4に、それぞれ接続されている。
[0056]
 図6は図5のX-X'線に沿う横断面図である。
[0057]
 図6にてその一部を示すごとく、これらのトランジスタP1,P2,N1,N2のそれぞれのソースS1,S2,S3,S4およびドレインD1,D2,D3,D4は、半導体基板に形成された拡散領域21,22に形成されている。
[0058]
 又図6に示すごとく、トランジスタP1,P2,N1,N2の上層には、トランジスタのソース或いはドレインを外部に引き出すための金属配線15を設置する配線層が設けられている。ここでは層間接続用のビアよりなるコンタクトCを介してトランジスタのソース、ドレインが金属配線に接続される。図6の例では、トランジスタP1,P2のドレインD1,D2がコンタクトCを介し、上層の金属配線15に接続されている。
[0059]
 又図6中、STIは素子分離領域(Sharon Trench Isolator)を示す。
[0060]
 図5中、上記並列に接続された2つのPチャネルトランジスタP1,P2のソースS1,S2はそれぞれ電源配線Vddに接続され、ドレインD1,D2は層間接続用のビアよりなるコンタクトCを介して引き出され、更に金属配線15によって出力端子OUTに接続されている。
[0061]
 又上記直列に接続された2つのNチャネルトランジスタN1,N2のそれぞれのソースS3とドレインD4とが拡散領域22の内部で互いに接続され、N1のドレインD3は出力端子OUTに接続されN2のソースS4は他の電源配線Vssに接続されている。
[0062]
 図5中、黒丸で示される点GPは、半導体集積回路をCAD技術等を利用して設計する際の指標として予め設定されている座標点を示し、上記の如く、座標点GP相互の間隔をグリッドピッチ或いは単にグリッドと称する。
[0063]
 図5の構成では、当該セルの図中横方向の長さが4.5グリッドピッチ(4.5G)であり、縦方向の長さが8グリッドピッチ(8G)となっている。
[0064]
 図5の構成では、金属配線15および層間接続用のビアよりなるコンタクトCがこの座標点GPを基準としてレイアウトされている。すなわち金属配線15および端子としてのコンタクトCが上記座標点GP上或いは座標点GP同士を図中縦横に結ぶ直線上に設けられている。すなわちオングリッドとなっている。
[0065]
 他方上記各トランジスタP1,P2,N1,N2を構成するソースS1~S4およびドレインD1~D4は、座標点GPのグリッドピッチの1.5倍のピッチ、すなわちこの場合のバルクピッチを基準としてレイアウトされている。
[0066]
 ここでは図5,6に示すごとく、各トランジスタのゲートの位置に対応して設けられたゲートポリシリコン配線11,12間の間隔が座標点GPのグリッドピッチの1.5倍に設定されており、例えば図6中、これらゲートポリシリコン配線11,12によって隔てられているトランジスタP2のソースS2,ドレインD2およびトランジスタP1のドレインD1,ソースS1が、座標点GPのグリッドピッチの1.5倍のピッチ、すなわちバルクピッチごとに設置されている。
[0067]
 すなわち図6中、トランジスタP2のソースS2はゲートポリシリコン配線11の左側のバルクピッチに配置され、同ドレインD2はゲートポリシリコン配線11の右側のバルクピッチに配置され、トランジスタP1のドレインD1はポリシリコン配線12の左側のバルクピッチに配置され、同ソースS1はゲートポリシリコン配線12の右側のバルクピッチに配置されている。
[0068]
 最先端の半導体製造テクノロジでは製造加工精度上、配線ピッチ、すなわち配線のレイアウトの密度は高精度に縮小可能であるのに対し、バルクピッチ、すなわちトランジスタを構成するソース、ドレインの各部のレイアウトの密度は配線ピッチほどには高精度に縮小可能となっておらず、その結果従来はグリッドピッチはバルクピッチと合致するように決められ、配線ピッチもこのようにして決められたグリッドピッチと合致するように決められていた。したがってバルクピッチにより半導体集積回路を構成するセルの最終的な実装サイズが決められていた。
[0069]
 本発明の実施例1によれば、グリッドピッチを、必要最小限まで縮小した配線ピッチに合わせる。
[0070]
 すなわち図2に示す従来例と図5に示す本発明の実施例1とを比較すると、本発明の実施例1ではグリッドピッチが従来例の1/1.5とされている。すなわちグリッドピッチを、必要最小限まで縮小した配線ピッチに合致するように縮小して設定する。その結果セルの図5中の縦寸法は同じ8グリッドピッチであるが、図2の従来例の場合に比して1/1.5の寸法に縮小されている。
[0071]
 他方縮小が困難なバルクピッチは図2の従来例の場合と同様の寸法としている。すなわちグリッドピッチが従来と比べて1/1.5となっているため、従来通りのバルクピッチを確保するため上記の如く、バルクピッチを1.5グリッドピッチに設定する。
[0072]
 このように本発明の実施例1によれば効果的にセルの寸法を縮小可能である。
[0073]
 このように図5中の縦方向のセル寸法の効果的な縮小が可能となる結果、図3に示す半導体集積回路の同図中の縦方向の寸法もこれに伴って効果的に縮小可能である。
[0074]
 又図5の実施例1では同図中、縦方向の寸法の縮小の結果、これに伴って各トランジスタのゲートG1,G2,G3,G4のゲート幅(W)を縮小することが可能であり、その結果ソース、ドレイン間の導通路の幅が縮小され導通抵抗が増し、もって導通電流が減少し結果的にリーク電流の減少およびこれによる消費電力の低減が可能となる。
[0075]
 次に本発明の実施例2について説明する。
[0076]
 本発明の実施例2では、図3に示すごとくの半導体集積回路を構成するセルごとに、ゲートポリシリコン配線の太さが異なる構成とする。
[0077]
 具体的には最小のゲートポリシリコン配線の太さのセルライブラリと、低リーク電流用の比較的大きいゲートポリシリコン配線の太さ(上記最小のゲートポリシリコン配線の太さ+α[μm])のセルライブラリ等、2種類以上のMOSトランジスタを使用する。
[0078]
 図7は上述の図5のセルと同様、図4に示す2入力NAND論理回路を構成するセル内のレイアウトを示す平面図である。
[0079]
 図5のセルと異なるところは、ゲートポリシリコン配線11,12の太さ、すなわち図7中の横方向の長さが大きく構成された点である。
[0080]
 ここで図6に示されるごとく、通常ゲートポリシリコン配線11,12の太さ(図6中、横方向の寸法)は、その半導体集積回路の各セルの製造行程上、その真下に形成される各トランジスタP1,P2,N1,N2のゲートG1,G2,G3,G4のゲート長と同寸法となる。したがってゲートポリシリコン配線11,12を太くすることは対応するトランジスタのゲート長を大きくすることにつながる。このようにゲート長が大きくなることにより、その両側のソース、ドレイン間の導通路の長さが大きくなり、導通抵抗が増して導通電流が減少する結果、リーク電流もこれに伴って減少する。
[0081]
 したがって特にリーク電流を低減させるセルについて、この比較的ゲートポリシリコン配線の太さが大きいセルを適用することにより、効果的に半導体集積回路の消費電力を低減することができる。
[0082]
 次に図8とともに本発明の実施例3の構成を説明する。
[0083]
 本発明の実施例3では図8に示すごとく、例えば図4とともに上述した2入力NAND論理回路における直列に接続されたNチャネルトランジスタN1,N2に対し上記低リーク電流用の比較的大きいゲートポリシリコン配線の太さのものを適用し、並列に接続されたPチャネルトランジスタP1,P2に対し上記最小のゲートポリシリコン配線の太さのものを適用することで、半導体集積回路の消費電力を効果的に削減するようにした。
[0084]
 図8は図5のセルと同様、図4に示す2入力NAND論理回路を構成するセル内のレイアウトを示す平面図である。
[0085]
 図5のものと異なるところは、各ゲートポリシリコン配線11,12が、図8中の上方の比較的細い部分11a,12aと、下方の比較的太い部分11b、12bとよりなる点である。
[0086]
 上記の如く通常ゲートポリシリコン配線11,12の太さは、その半導体集積回路の各セルの製造行程上、その真下に形成される各トランジスタP1,P2,N1,N2のゲートG1,G2,G3,G4のゲート長と同寸法となる。したがってゲートポリシリコン配線11,12を太さを異ならせることは、これに伴って対応するトランジスタのゲート長を異ならせることにつながる。このようにセル内のトランジスタ間でゲート長を異ならせることにより、その両側のソース、ドレイン間の導通路の長さが異なることになり、導通抵抗が異なり導通電流が異なる結果、リーク電流もこれに伴って異なることになる。
[0087]
 したがって特にリーク電流を低減させるトランジスタについてこの比較的ゲートポリシリコン配線の太さが大きい部分を適用することにより、効果的に半導体集積回路の消費電力を低減可能となる。
[0088]
 本実施例3では2入力NAND論理回路における直列に接続されたNチャネルトランジスタN1,N2に対し低リーク電流用の比較的大きいゲートポリシリコン配線の太さの部分11b、12bを適用し、並列に接続されたPチャネルトランジスタP1,P2に対し最小のゲートポリシリコン配線の太さの部分11a、12aを適用している。
[0089]
 その結果、直列に接続されたNチャネルトランジスタN1,N2についてリーク電流を効果的に低減し、もって半導体集積回路の消費電力の低減が可能となる。これは、トランジスタが直列に接続されることにより導通抵抗が増す点を考慮して予めゲートの幅(W)を大きく設定するためそれに伴って導通電流が増加し結果的にリーク電流も増加する傾向にあるところ、本実施例3のごとく当該直列接続のトランジスタに適用するゲートポリシリコン配線の部分として比較的太いものを使用することでゲート長(L)を比較的大きくすることにより、効果的にリーク電流を減らし、もって消費電力の低減を図ることができる。
[0090]
 特に一般的にNチャネルトランジスタはPチャネルトランジスタに比して移動度が大きいため導通電流が比較的大きいところ、本実施例におけるごとく直列に接続されたNチャネルトランジスタN1,N2のゲート長(L)を多少大きくしても、それによる遅延量の増加はそれほど問題とならないと考えられる。
[0091]
 次に図9,10とともに本発明の実施例4について説明する。
[0092]
 本発明の実施例4は、図9に示す2入力NOR論理回路を構成するセルに係るものである。
[0093]
 この場合も図4とともに上述のごとく、2入力NOR論理回路は図9(a)に示すように2つの入力端子IN1,IN2および出力端子OUTを有し、図9(b)および図10に示すように、入力端子IN1,IN2はゲートポリシリコン配線11,12を介し、電源Vddに直列に接続されたPチャネルトランジスタP1,P2のゲートG1,G2並びに、トランジスタP1のドレインD1と電源Vssとの間に並列に接続されたNチャネルトランジスタN1,N2のゲートG3,G3に接続されている。
[0094]
 又PチャネルトランジスタP2のソースS2が金属配線16を介して電源Vddに接続され、PチャネルトランジスタP1のドレインD1と、上記並列に接続されたNチャネルトランジスタN1,N2のドレインD3,D4とが出力端子OUTに接続されている。
[0095]
 この場合、図10に示すように、直列に接続されたPチャネルトランジスタP1,P2に対し低リーク電流用の比較的大きいゲートポリシリコン配線の太さの部分11a,12aを適用し、並列に接続されたNチャネルトランジスタN1,N2に対し、最小のゲートポリシリコン配線の太さの部分11b、12bを適用することで消費電力を効果的に削減するようにした。
[0096]
 すなわち各ゲートポリシリコン配線11,12が、直列に接続されたPチャネルトランジスタP1,P2のゲートG1,G1用の、図10中の上方の比較的太い部分11a,12aと、並列に接続されたNチャネルトランジスタN1,N2のゲートG3,G4用の、下方の比較的細い部分11b、12bとよりなるように構成した。
[0097]
 上記の如く通常ゲートポリシリコン配線11,12の太さは、その半導体集積回路の各セルの製造行程上、その真下に形成される各トランジスタP1,P2,N1,N2のゲートG1,G2,G3,G4のゲート長と同寸法となる。したがってゲートポリシリコン配線11,12の太さを異ならせることは、これに伴ってトランジスタのゲート長を異ならせることにつながり、セル内でゲート長を異ならせることにより、その両側のソース、ドレイン間の導通路の長さが異なり導通抵抗が異なるため導通電流が異なることになり、結果的にリーク電流もこれに伴って異なるようになる。
[0098]
 したがって特にリーク電流を低減させるトランジスタについてこの比較的ゲートポリシリコン配線の太さが大きい部分を適用することにより、効果的に消費電力を低減可能となる。
[0099]
 本実施例では2入力NOR論理回路における直列に接続されたPチャネルトランジスタP1,P2に対し低リーク電流用の比較的大きいゲートポリシリコン配線の太さの部分11a,12aを適用し、並列に接続されたNチャネルトランジスタN1,N2に対し最小のゲートポリシリコン配線の太さの部分11b、12bを適用している。
[0100]
 その結果、直列に接続されたPチャネルトランジスタP1,P2についてリーク電流を低減し消費電力を低減し得る。これは上記の如くトランジスタが直列に接続されることにより導通抵抗が増す点を考慮して予めゲートの幅(W)が大きく設定され導通電流が増加し結果的にリーク電流が増加する傾向にあるところ、本実施例4のごとく当該直列接続のトランジスタに対しゲートポリシリコン配線の太さが大きい部分を適用してゲート長(L)を比較的大きくすることにより、効果的にリーク電流を減らし消費電力の低減をなし得る。
[0101]
 次に本発明の実施例5について説明する。
[0102]
 実施例5では、例えば3入力NAND回路における直列に接続される3個のNチャネルトランジスタに対し、最小のゲートポリシリコン配線の太さのもの、第1の低リーク電流用の比較的大きいゲートポリシリコン配線の太さのもの(最小のゲートポリシリコン配線の太さ+α[μm])、そして更に、第2の低リーク電流用の更に比較的大きいゲートポリシリコン配線の太さのもの(最小のゲートポリシリコン配線の太さ+α+β[μm])のものをそれぞれ適用し、同様に並列に接続されるPチャネルトランジスタに対しても、対応するNチャネルトランジスタと等しいゲートポリシリコン配線の太さのものを適用することで消費電力を削減するようにした。
[0103]
 図11は3入力NAND論理回路の回路構成を説明するための図である。
[0104]
 図11(a)に示されるごとく、3入力NAND論理回路は3つの入力端子IN1,IN2,IN3および出力端子OUTを有する。
[0105]
 図11(b)および図12に示されるごとく、3つの入力端子IN1,IN2,IN3はそれぞれゲートポリシリコン配線11,12、13を介し、電源配線Vddに並列に接続された3つのPチャネルトランジスタP1,P2,P3のゲートG1,G2,G3にそれぞれ接続されるとともに、これら並列に接続されたPチャネルトランジスタP1,P2,P3のそれぞれのドレインD1,D2,D3と電源配線Vssとの間に直列に接続されたNチャネルトランジスタN1,N2,N3のそれぞれのゲートG4,G5,G6に接続されている。
[0106]
 この場合、PチャネルトランジスタP3およびNチャネルトランジスタN3のそれぞれのゲートG3,G6に接続されているゲートポリシリコン配線11の太さが最も太く設定され、PチャネルトランジスタP2およびNチャネルトランジスタN2のそれぞれのゲートG2,G5に接続されているゲートポリシリコン配線12の太さはこれより小さく設定され、PチャネルトランジスタP1およびNチャネルトランジスタN1のそれぞれのゲートG1,G4に接続されているゲートポリシリコン配線13の太さが最も小さく設定されている。
[0107]
 その結果、PチャネルトランジスタP3およびNチャネルトランジスタN3の遅延量が最も大きくなるが、リーク電流の低減効果も最も大きく、PチャネルトランジスタP2およびNチャネルトランジスタN2の遅延量が次に大きく同様にリーク電流の低減効果も次に大きく、PチャネルトランジスタP1およびNチャネルトランジスタN1の遅延量が最も小さくリーク電流の低減効果も最も小さくなる。
[0108]
 これは上記の如くゲートポリシリコン配線の太さは製造工程上図6に示すようにゲート長(L)と同一となるため、ゲートポリシリコン配線の太さが大きい場合にはこれによってゲートが接続されたトランジスタのゲート長(L)が大きくその導通路の長さが大きくなるため遅延量が大きくなるが、導通抵抗の増加により導通電流が低減されることによってリーク電流が低減されるためである。
[0109]
 ここで図11(b)に示す3入力NAND論理回路の回路構成では3つの入力端子IN1,IN2,IN3の全てにハイレベルの信号が与えられた場合に限り出力端子OUTから得られる出力がローレベルとなるところ、IN3が最後にハイレベルとなる場合には直列に接続された3個のNチャネルトランジスタN1,N2,N3の全ての電荷が電源Vss側に引き抜かれる必要があるのに対し、IN1が最後にハイレベルとなる場合にはそれ以前に既に他のNチャネルトランジスタN2,N3の電荷は電源Vss側に引き抜かれているためNチャネルトランジスタN1の電荷のみが電源Vss側に引き抜かれることで出力端子OUTの信号レベルがローとなる。
[0110]
 このように最後に入力端子IN3へハイレベルの信号が入力されることによって動作するNチャネルトランジスタN3の遅延量は比較的大きいため、この点が予め見込まれた上で論理設計がなされる。これに対し最後に入力端子IN1へハイレベルの信号が入力されることによって動作するNチャネルトランジスタN1の遅延量は比較的小さく、その点が考慮されて論理設計がなされる。
[0111]
 したがって直列に接続されたNチャネルトランジスタN1,N2,N3の中では電源Vssから最も遠い側のNチャネルトランジスタN1の遅延量は小さく維持する必要があるのに対し、電源Vssに直接接続されたNチャネルトランジスタN3の遅延量は、多少大きくなっても差し支えないものと考えられる。
[0112]
 したがって遅延量を小さく維持する必要のあるNチャネルトランジスタN1に対しては最も遅延量が小さくなるよう、最も細い(すなわちゲート長Lが小さい)ゲートポリシリコン配線13を適用し、遅延量が大きくなっても差し支えないNチャネルトランジスタN3に対しては最も遅延量が大きくなるがリーク電流低減効果も最も大きくなるよう、最も太い(すなわちゲート長Lが大きい)ゲートポリシリコン配線11を適用し、その中間のNチャネルトランジスタN2に対しては遅延量、リーク電流の低減効果の双方とも中間となるように中間の太さ(すなわちゲート長Lが中くらい)のゲートポリシリコン配線12を適用するようにした。
[0113]
 次に本発明の実施例6について説明する。
[0114]
 上記実施例2,3、4、5においては、上記の如くゲートポリシリコン配線の太さを異ならせることでゲート長(L)の大きさを異ならせてリーク電流低減効果を得るようにしたが、これに応じて対応するトランジスタの遅延量が増加する。実施例6ではこのようなゲート長(L)の増減に応じてゲート幅(W)を増減させることにより、結果的にトランジスタ間の遅延量の増減を打ち消すようにした。
[0115]
 図13は実施例6によるセルの構成を示す平面図である。
[0116]
 図13のセル内のレイアウトでは図12のものと比較した場合、拡散領域21および22の図中、縦方向の長さが、それぞれW1,W2,W3およびW1',W2',W3'のように、段階的に小さくなるように構成されている。
[0117]
 その結果、W1、W1'に対応するPチャネルトランジスタP3およびNチャネルトランジスタN3のゲート幅(W)に対し、W2、W2'に対応するPチャネルトランジスタP2およびNチャネルトランジスタN2のゲート幅(W)、そしてさらにはW3、W3'に対応するPチャネルトランジスタP1およびNチャネルトランジスタN1のゲート幅(W)は図示のごとく段階的に小さくなっており、これに伴って各トランジスタにおけるソース、ドレイン間の導通抵抗が段階的に増加する傾向となる。その結果、PチャネルトランジスタP3およびNチャネルトランジスタN3、PチャネルトランジスタP2およびNチャネルトランジスタN2並びにPチャネルトランジスタP1およびNチャネルトランジスタN1の順で遅延量が大きくなる傾向となる。
[0118]
 この傾向を、ゲートポリシリコン配線の太さが大きくなることによる遅延量の増加の傾向と逆にすることにより、これらの傾向が互いに相殺され、もってPチャネルトランジスタP3およびNチャネルトランジスタN3、PチャネルトランジスタP2およびNチャネルトランジスタN2、並びにPチャネルトランジスタP1およびNチャネルトランジスタN1の間で遅延量を相均しくすることが可能となる。
[0119]
 すなわち図13の実施例6のレイアウトでは、ゲートポリシリコン配線の太さがPチャネルトランジスタP3およびNチャネルトランジスタN3、PチャネルトランジスタP2およびNチャネルトランジスタN2並びにPチャネルトランジスタP1およびNチャネルトランジスタN1の順で段階的に細くなることにより、これに伴って遅延量が小さくなる。他方ゲート幅(W)は、PチャネルトランジスタP3およびNチャネルトランジスタN3、PチャネルトランジスタP2およびNチャネルトランジスタN2並びにPチャネルトランジスタP1およびNチャネルトランジスタN1の順で段階的に狭くなることにより、これに伴って遅延量が大きくなる。このように遅延量の増減の傾向が逆となるため、互いの相殺させることが可能となる。
[0120]
 次に本発明の実施例7について説明する。
[0121]
 図14は実施例7によるセル内のレイアウトを示す平面図である。
[0122]
 図14の構成が上述の図12の構成と異なるところは、図3の構成と同様、バルクピッチが1.5グリッドである点であり他の構成は同様であるため、重複する説明を省略する。
[0123]
 この実施例では図3とともに上述の実施例1と同様、グリッドピッチを、必要最小限に縮小した配線ピッチと同一にし(すなわち図12の構成に比してグリッドピッチを1/1.5に縮小し)、バルクピッチを配線ピッチ、すなわちグリッドピッチの1.5倍としたため、少なくとも図14中の縦方向の寸法を1/1.5に縮小でき、半導体集積回路の効果的な高密度化が可能となる。
[0124]
 したがって図12の実施例5同様ゲートポリシリコン配線の太さを異ならせることによる消費電力の低減効果が得られることに加え、効果的な高密度化が可能となる。
[0125]
 次に図15とともに本発明の実施例8について説明する。
[0126]
 図15に示す実施例8のレイアウトでは、トランジスタのソース、ゲート、ドレインの配列方向(図15中、横方向、以下第1の方向と称する)のレイアウトの基準としてのグリッドピッチをバルクピッチに合致させ、これと直交する方向(図15中、縦方向、以下第2の方向と称する)のグリッドピッチを配線ピッチに合致させる。このようにして配線チャネルの確保およびトランジスタからの配線の引き出しの容易化を実現するようにする。
[0127]
 すなわち上述の実施例1~7の各々ではグリッドピッチは縦横両方向間で相均しく構成されている。これに対して実施例8では、トランジスタのソース、ゲート、ドレインの配列の方向である第1の方向のグリッドピッチをバルクピッチに合わせることによってトランジスタのソース、ドレインのレイアウトを容易にし得るとともに、直交する第2の方向のグリッドピッチは上述の図3,図5、図7,図8、図10、図14の各実施例の場合と同様に配線ピッチに合わせることにより、配線レイアウトの容易化も図れる。
[0128]
 又本発明の実施例1,2,3,4,7,8によれば、セルの上記第2の方向に沿う寸法を縮小することによってトランジスタのゲート幅(W)の縮小が可能となり、各セルの面積の縮小とともにセル間の配線容量の低減も図れる。その結果動作電流の低減とリーク電流の低減とが図れる。
[0129]
 また、従来のセル方式の設計では上記ノーマルVthトランジスタのスタンダードセルライブラリ(INV,NAND,NOR等)とハイVthトランジスタ用のセルライブラリ、ローVthトランジスタ用のセルライブラリを各々用意しておき必要に応じて使用していたが、本発明の実施例2,3,4,5、6,7では、従来のようにリーク電流削減のためハイVthトランジスタを適用する代わりに、最小のゲートポリシリコン配線の太さ(L)のものに比して比較的大きいゲートポリシリコン配線の太さのもの(L+α[μm]或いは更にL+α+β[μm])を適用したノーマルVthトランジスタのセルライブラリを使用することが可能なため、ハイVthライブラリよりも更にリーク電流が小さく、且つ製造上のバラツキが少ないセルが提供可能となる。
[0130]
 この場合、基本的には、トランジスタのオフ時の電流リーク量が1桁以上小さくなるL長(L+α[μm])を選択して使用する。αの例としては0.01[μm]が挙げられ、又上記βの例としては0.02[μm]が挙げられる。
[0131]
 ゲートポリシリコン配線の太さ(L)を大きくするとセルの上記第1の方向に沿う寸法が大きくなるが、配線ピッチとバルクピッチとの比を上記の如く1:1.5とすることで、この増加分を吸収することが可能と考えられる。
[0132]
 又ハイVthトランジスタを適用する代わりに、ゲートポリシリコン配線の太さの大きいノーマルVthのトランジスタを使用するため、ハイVthトランジスタ用のマスク層及び製造工数が不要となる。
[0133]
 また、同一のII条件のトランジスタを使用することが可能なため、製造上のバラツキを効果的に低減可能であり、更に仮に例えばトランジスタのVthがばらついたような場合でもトランジスタ間で同一傾向を示すこととなるためチップ歩留まりの改善にも寄与する。
[0134]
 このうように本発明の実施例1,2,3,4,7,8によれば配線ピッチとバルクピッチとの比を1:1.5にすることにより、配線チャネルを従来通りに確保した上で、セルの面積縮小および消費電力の削減が図れる。
[0135]
 また、リーク電流の低減のためゲートポリシリコン配線の太さを大きくしたノーマルVthのトランジスタを使用することが可能なため製造上のバラツキの低減を図ることが可能となるとともに、リーク電流を効果的に削減し得る半導体集積回路を提供可能である。

請求の範囲

[1]
 トランジスタによって構成される論理セルよりなる半導体集積回路であって、
 トランジスタのソース、ゲートおよびドレインの配列に沿う第1の方向に直交する第2の方向に沿うトランジスタおよび配線のレイアウトが配線ピッチを基準として行われ、
 前記第1の方向に沿うトランジスタのレイアウトが配線ピッチより所定の割合で大きいバルクピッチを基準として行われてなる半導体集積回路。
[2]
 前記所定の割合は、バルクピッチと配線のピッチとの比が1.5:1である請求項1に記載の半導体集積回路。
[3]
 前記半導体集積回路はCADによるレイアウト設計技術により設計されてなり、
 前記配線ピッチは、前記CADによるレイアウト設計の指標として予め仮想的に設けられた座標を表す長さの最小単位に対応する構成とされてなる請求項1又は2に記載の半導体集積回路。
[4]
 トランジスタによって構成された論理セルよりなる半導体集積回路であって、
 ゲート長に対応するゲートポリシリコン配線の太さが異なるものが混在する構成の半導体集積回路。
[5]
 前記論理セルにおいて、直列に接続されたトランジスタ用のゲートポリシリコン配線が、並列に接続されたトランジスタ用のゲートポリシリコン配線より太くされてなる請求項4に記載の半導体集積回路。
[6]
 論理セルを構成する複数のトランジスタのレイアウトに応じて当該複数のトランジスタ間で動作遅延量が異なる構成において、
 動作遅延量が大きいトランジスタ用のポリシリコン配線ほど太く構成されてなる請求項4に記載の半導体集積回路。
[7]
 ゲートポリシリコン配線の太さの増減に応じて対応するゲート幅が同方向に増減されてなる請求項4に記載の半導体集積回路。
[8]
 ゲート長に対応するゲートポリシリコン配線の太さが異なるものが混在する構成の請求項2に記載の半導体集積回路。
[9]
 前記半導体集積回路はCADによるレイアウト設計技術により設計されてなり、
 前記バルクピッチは前記CADによるレイアウト設計の指標として予め仮想的に設けられた座標を表す長さの前記第1の方向における最小単位に対応し、
 前記配線ピッチは前記CADによるレイアウト設計の指標として予め仮想的に設けられた座標を表す長さの前記第2の方向における最小単位に対応する構成とされてなる請求項3に記載の半導体集積回路。
[10]
 前記半導体集積回路はCMOS半導体集積回路よりなり、
 前記論理セルは2入力NAND論理回路、2入力NOR論理回路および3入力NADN回路のうちの少なくともいずれか一のものよりなる請求項1又は4に記載の半導体集積回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]