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1. WO2008126264 - 半導体集積回路装置

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明 細 書

発明の名称 半導体集積回路装置

技術分野

0001  

背景技術

0002   0003  

発明の開示

発明が解決しようとする課題

0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016  

課題を解決するための手段

0017   0018   0019  

発明の効果

0020  

図面の簡単な説明

0021   0022  

発明を実施するための最良の形態

0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11  

図面

1A   1B   1C   1D   1E   1F   1G   1H   1I   2   3   4   5   6   7   8  

明 細 書

半導体集積回路装置

技術分野

[0001]
 本発明は一般に半導体装置に係り、特に応力印加により動作速度を向上させたpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを含む半導体集積回路装置に関する。

背景技術

[0002]
 微細化技術の進歩に伴い、今日では30nmを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
[0003]
 このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。

発明の開示

発明が解決しようとする課題

[0004]
 特に従来、nチャネルMOSトランジスタの動作速度を向上させるため、nチャネルMOSトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはSiN膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が提案されている。
[0005]
 また従来、pチャネルMOSトランジスタの動作速度を向上させるため、pチャネルMOSトランジスタの素子領域に、ゲート電極を含むように、圧縮応力を蓄積したSiN膜などの応力膜を形成し、ゲート電極直下のチャネル領域においてホール移動度を向上させる構成が提案されている。
[0006]
 さらにこのような応力印加nチャネルMOSトランジスタと応力印加pチャネルMOSトランジスタを集積化した半導体集積回路装置が提案されている。
[0007]
 このような半導体集積回路装置は、例えば次のような工程により実行される。
[0008]
 すなわち半導体基板上にnチャネルMOSトランジスタとpチャネルMOSトランジスタとを形成した後、全体をまず引張り応力膜で覆い、さらにこれをパターニングして引張り応力膜をpチャネルMOSトランジスタの形成領域から選択的に除去する。
[0009]
 さらに、このようにして得られた構造上に新たに圧縮応力膜を、前記pチャネルMOSトランジスタの形成領域においては前記pチャネルMOSトランジスタを直接に覆うように、また前記nチャネルMOSトランジスタの形成領域においては、前記nチャネルMOSトランジスタを、前記引張り応力膜を介して覆うように形成し、さらにこのようにして形成した圧縮応力膜を、前記nチャネルMOSトランジスタの形成領域から選択的に除去する。
[0010]
 あるいは圧縮応力膜を先に形成し、引張り応力膜を後から形成してもよい。
[0011]
 このような圧縮応力膜のパターニングと引張り応力膜のパターニングとは、それぞれnチャネルMOSトランジスタの形成領域およびpチャネルMOSトランジスタの形成領域においてなされるため、それぞれの素子領域においてウェル形成の際に使われるイオン注入マスクを使ってパターニングすれば、新たなマスクパターンを設計する必要がなく、有利であると考えられる。
[0012]
 そこで,特許文献1には,前記引張り応力膜のパターニングの際に、pチャネルMOSトランジスタの素子領域へのウェル形成のためのマスクを使って前記nチャネルMOSトランジスタの素子領域にのみレジストパターンを残し、それ以外の部分から引張り応力膜を除去し、一方、前記圧縮応力膜のパターニングの際には、nチャネルMOSトランジスタの素子領域へのウェル形成のためのマスクを使って、前記nチャネルMOSトランジスタの素子領域のみ露出し、それ以外の部分をレジストパターンで覆って、前記引張り応力膜を前記nチャネルMOSトランジスタの素子領域からのみ除去する半導体集積回路装置の製造方法が提案されている。
[0013]
 このような方法で形成した半導体集積回路装置では、引張り応力膜は、前記nチャネルMOSトランジスタの素子領域にのみ形成され、他の素子領域は、圧縮応力膜により覆われることになる。あるいは圧縮応力膜を前記pチャネルMOSトランジスタの素子領域のみに形成し、他の素子領域を引張り応力膜で覆う構成も可能である。
[0014]
 一方、半導体基板上におけるnチャネルMOSトランジスタの占有面積率とpチャネルMOSトランジスタの占有面積率とは、製品毎に異なり、従って、かかる半導体集積回路装置において、半導体基板上の引張り応力膜と圧縮応力膜の面積比は、一般に製品毎に異なる。
[0015]
 引張り応力膜と圧縮応力膜では、パターニング時のエッチング条件が異なるため、このように半導体基板上の引張り応力膜と圧縮応力膜の面積比が製品毎に異なる場合、上記のプロセスでは、前記引張り応力膜および圧縮応力膜のパターニング時のエッチング条件を、製品毎にチューニングする必要が生じる。しかし、このようなエッチング条件の製品毎の最適化は困難である。
[0016]
 特に最近では、同一の半導体ウェハを領域毎に様々な顧客にリースし、それぞれの試作依頼に応じて異なる仕様の半導体集積回路装置を作製するビジネスが行われているが、このような場合、上記従来の製造方法では対応が不可能である。
特許文献1 : 特開2006-173432号公報

課題を解決するための手段

[0017]
 一の側面によれば本発明は、半導体基板と、前記半導体基板上に形成された複数の半導体素子とよりなる半導体集積回路装置であって、前記複数の半導体素子は、nチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタは引張り応力膜により覆われ、前記pチャネルMOSトランジスタは圧縮応力膜により覆われ、前記半導体基板表面には、その全面が前記引張り応力膜および前記圧縮応力膜のいずれかよりなるダミー領域が形成されている半導体集積回路装置を提供する。
[0018]
 他の側面によれば本発明は、半導体基板の全面に、nチャネルMOSトランジスタとpチャネルMOSトランジスタを覆うように、引張り応力を蓄積した引張り応力膜を形成する工程と、前記引張り応力膜上に第1のレジスト膜を形成する工程と、前記第1のレジスト膜をパターニングし、前記pチャネルMOSトランジスタの素子領域を画成する第1のマスクデータに対応して前記第1のレジスト膜に第1のレジスト開口部を、またダミー領域を画成する第2のマスクデータに対応して前記第2のレジスト膜に第2のレジスト開口部を、前記半導体基板上の素子分離領域に形成する工程と、前記引張り応力膜を、前記第1および第2のレジスト開口部において選択的に除去し、前記nチャネルMOSトランジスタ上に前記引張り応力膜により、引張り応力源パターンを、前記素子分離領域において前記引張り応力膜により、ダミーパターンを形成する工程と、前記第1のレジスト膜を除去した後、前記半導体基板の全面に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、前記圧縮応力膜上に第2のレジスト膜を形成する工程と、前記第2のレジスト膜をパターニングし、前記第1のマスクデータに対応して、前記第2のレジスト膜により、前記pチャネルMOSトランジスタの素子領域を覆う第1のレジストパターンを、また前記第2のマスクデータに対応して、前記第2のレジスト膜により、前記第2のレジスト開口部に対して相補的な第2のレジストパターンを形成する工程と、前記第1のレジストパターンおよび前記第2のレジストパターンをマスクに、前記圧縮応力膜をパターニングし、前記pチャネルMOSトランジスタ上に前記圧縮応力膜により、圧縮応力源パターンを、前記素子分離領域において前記圧縮横領膜により、前記ダミーパターンに対して相補的な相補ダミーパターンを形成する工程と、を含む半導体集積回路装置の製造方法を提供する。
[0019]
 さらに他の側面によれば本発明は、半導体基板の全面に、nチャネルMOSトランジスタとpチャネルMOSトランジスタを覆うように、圧縮応力を蓄積した圧縮応力膜を形成する工程と、前記圧縮応力膜上に第1のレジスト膜を形成する工程と、前記第1のレジスト膜をパターニングし、前記nチャネルMOSトランジスタの素子領域を画成する第1のマスクデータに対応して前記第1のレジスト膜に第1のレジスト開口部を、またダミー領域を画成する第2のマスクデータに対応して前記第2のレジスト膜に第2のレジスト開口部を、前記半導体基板上の素子分離領域に形成する工程と、前記圧縮応力膜を、前記第1および第2のレジスト開口部において選択的に除去し、前記pチャネルMOSトランジスタ上に前記圧縮応力膜により、圧縮応力源パターンを、前記素子分離領域において前記圧縮応力膜により、ダミーパターンを形成する工程と、前記第1のレジスト膜を除去した後、前記半導体基板の全面に、引張り応力を蓄積した引張り応力膜を形成する工程と、前記引張り応力膜上に第2のレジスト膜を形成する工程と、前記第2のレジスト膜をパターニングし、前記第1のマスクデータに対応して、前記第2のレジスト膜により、前記nチャネルMOSトランジスタの素子領域を覆う第1のレジストパターンを、また前記第2のマスクデータに対応して、前記第2のレジスト膜により、前記第2のレジスト開口部に対して相補的な第2のレジストパターンを形成する工程と、前記第1のレジストパターンおよび前記第2のレジストパターンをマスクに、前記引張り応力膜をパターニングし、前記nチャネルMOSトランジスタ上に前記引張り応力膜により、引張り応力源パターンを、前記素子分離領域において前記引張り応力膜により、前記ダミーパターンに対して相補的な相補ダミーパターンを形成する工程と、
 を含む半導体集積回路装置の製造方法を提供する。

発明の効果

[0020]
 本発明によれば、nチャネルMOSトランジスタ上に引張り応力膜を、またpチャネルMOSトランジスタ上に圧縮応力膜を設けた構成の半導体集積回路装置において、前記nチャネルMOSトランジスタおよびpチャネルMOSトランジスタが形成された半導体基板上の他の領域に、前記引張り応力膜のダミーパターンと前記圧縮応力膜のダミーパターンとを相補的に、すなわち、前記半導体基板の全表面が、実質的に前記引張り応力膜と圧縮応力膜のいずれか一方により覆われるように形成することにより、前記pチャネルMOSトランジスタとnチャネルMOSトランジスタの仕様が異なる様々な半導体集積回路装置を製造する際に、前記引張り応力膜と圧縮応力膜をパターニングする際のエッチングプロセスをいちいち最適化する必要がなくなり、半導体集積回路装置の製造費用を低減することができる。また、前記引張り応力膜の総面積と圧縮応力膜の総面積の比率を、ダミーパターンを形成することにより1に近く制御することで、半導体基板の反りを軽減することができる。

図面の簡単な説明

[0021]
[図1A] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その1)である。
[図1B] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その2)である。
[図1C] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その3)である。
[図1D] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その4)である。
[図1E] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その5)である。
[図1F] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その6)である。
[図1G] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その7)である。
[図1H] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その8)である。
[図1I] 本発明の第1の実施形態による半導体集積回路装置の製造工程を示す図(その9)である。
[図2] 応力膜パターンの面積占有率とエッチング速度の関係を示す図である。
[図3] 第1の実施形態の一変形例による半導体集積回路装置の構成を示す図である。
[図4] 本発明の第2の実施形態によるダミ―応力膜パターンの例を示す図である。
[図5] 第2の実施形態の一変形例によるダミ―応力膜パターンの例を示す図である。
[図6] ダミー応力膜パターンを有する半導体集積回路装置の例を示す図である。
[図7] ダミー応力膜パターンを有する半導体集積回路装置の別の例を示す図である。
[図8] ダミー応力膜パターンを有する半導体集積回路装置の別の例を示す図である。

符号の説明

[0022]
11 シリコン基板
11I 素子分離領域
11N nチャネルMOSトランジスタ形成領域
11P pチャネルMOSトランジスタ形成領域
11aN,11aP ソースエクステンション領域
11bN,11bP ドレインエクステンション領域
11cN,11cP ソース領域
11dN,11dP ドレイン領域
11s,14B,14P シリサイド領域
12N,12P ゲート絶縁膜
13N,13P ゲート電極
15,17 シリコン酸化膜
16 引張り応力膜
16D 引張りダミー応力膜パターン
18 圧縮応力膜
18D 圧縮ダミー応力膜パターン
19 層間絶縁膜
19A~19D コンタクトプラグ

発明を実施するための最良の形態

[0023]
[第1の実施形態]
 図1A~1Iは、本発明の第1の実施形態による、応力印加pチャネルMOSトランジスタと応力印加nチャネルMOSトランジスタを集積化した半導体集積回路装置の製造方法を説明する図である。
[0024]
 図1Aを参照するに、シリコン基板11上にはSTI構造の素子分離領域11Iにより、nチャネルMOSトランジスタの素子領域11NとpチャネルMOSトランジスタの素子領域11Pが画成され、前記素子領域11Nにはp型不純物元素が導入されてp型ウェル11pwが形成され、また前記素子領域11Pにはn型不純物元素が導入されてn型ウェル11nwが形成されている。
[0025]
 さらに図1Aの状態では、前記素子領域11Nおよび11P上に熱酸化膜あるいはSiON膜などの絶縁膜12が形成されている。
[0026]
 次に図1Bの工程において前記素子領域11Nにゲート電極13Nが、また前記素子領域11Pにゲート電極13Pを、ポリシリコンあるいは金属などにより、前記素子領域11Nにおいては前記ゲート電極13Nとシリコン基板11との間に前記絶縁膜12よりなるゲート絶縁膜12Nが介在するように、また前記素子領域11Pにおいては前記ゲート電極13Pとシリコン基板11との間に前記絶縁膜12よりなるゲート絶縁膜12Pが介在するように、形成され、前記素子領域11N中、前記ゲート電極13Nの第1および第2の側にn型ソースエクステンション領域11aNおよびドレインエクステンション領域11bNが形成される。
[0027]
 さらに前記ゲート電極13Nの相対向する第1および第2の側壁面上には側壁絶縁膜13nが形成され。前記素子領域11N中、前記それぞれの側壁絶縁膜13nの外側には、n+型のソース領域11cNおよびドレイン領域11dNが形成され、前記ソース領域11cNおよび11dNの表面には、それぞれシリサイド層11SNおよび11DNが形成されている。
[0028]
 また前記ゲート電極13Nがポリシリコンパターンよりなる場合、かかるゲート電極13N上にも、シリサイド層14Nが形成されている。
[0029]
 また図1Bの工程では前記素子領域11P中、前記ゲート電極13Pの第1および第2の側にp型ソースエクステンション領域11aPおよびドレインエクステンション領域11bPが形成される。
[0030]
 さらに前記ゲート電極13Pの相対向する第1および第2の側壁面上には側壁絶縁膜13pが形成され。前記素子領域11P中、前記それぞれの側壁絶縁膜13pの外側には、p+型のソース領域11cPおよびドレイン領域11dPが形成され、前記ソース領域11cPおよび11dPの表面には、それぞれシリサイド層11SPおよび11DPが形成されている。
[0031]
 また前記ゲート電極13Pがポリシリコンパターンよりなる場合、かかるゲート電極13P上にも、シリサイド層14Pが形成されている。
[0032]
 次に図1Cの工程において、前記図1Bの構造上にエッチングストッパ膜としてシリコン酸化膜15が、TEOS(tetraethyl orthosilicate)を原料としたプラズマ CVD法により、例えば10nmの膜厚で形成され、その上に引張り応力膜として、例えば1.4GPaの引張り応力を蓄積したSiN膜16が、例えばシランガスとアンモニアガスを原料とした熱CVD法により、0.1~400Torrの圧力下、500~700℃の基板温度で、例えば80nmの膜厚に形成される。
[0033]
 さらに図1Dの工程において、前記図1Cの構造上にエッチングストッパ膜17としてシリコン酸化膜17が、前記シリコン酸化膜15と同様にTEOSを原料としたプラズマCVD法により、例えば20nmの膜厚で形成され、図1Eの工程において、前記素子領域11Nを覆うレジストパターンR1をマスクに、また前記シリコン酸化膜15をエッチングストッパに、前記シリコン酸化膜17およびSiN膜16を前記素子領域11Pから選択的に除去する。
[0034]
 その際、本実施形態では前記レジストパターンR1に、前記n型ウェル11nwの形成に使った露光データM1により、レジスト開口部RAを形成し、前記SiN膜15は、かかるレジスト開口部において、前記pチャネルMOSトランジスタの素子領域から除去される。
[0035]
 同時に図1Eの工程では、前記素子領域11N,11Pの外側の素子分離領域11Iにおいて、ダミー露光データM2によりダミーレジスト開口部RBが形成され、前記レジスト開口部RBにおいて前記シリコン酸化膜17およびその下のSiN膜16を、同じく前記シリコン酸化膜15をエッチングストッパに、前記レジスト開口部RAにおけると同時に選択的に除去することにより、シリコン酸化膜パターン17Dを担持したSiNダミーパターン16Dが、前記素子分離領域11I上のダミー領域11Dに形成される。
[0036]
 図1Eのエッチング工程は、例えばC 48ガスとアルゴンガスと酸素ガスを使ったRIE法により実行される。
[0037]
 次に図1Fの工程において、前記図1Eの構造上に、前記レジストパターンR1を除去した後、圧縮応力膜として、例えば1.4GPaの圧縮応力を蓄積したSiN膜18が、例えばシランガスとアンモニアガスを原料としたプラズマCVD法により、0.1~400Torrの圧力下、400~700℃の基板温度で、例えば80nmの膜厚に形成される。
[0038]
 さらに図1Gの工程において、前記素子領域11Pを覆うレジストパターンR2をマスクに、また前記シリコン酸化膜17をエッチングストッパに、前記シリコン酸化膜18を前記素子領域11Nから選択的に除去する。
[0039]
 その際、本実施形態では前記レジストパターンR2を、前記n型ウェル11nwの形成に使った露光データM1により、前記レジスト開口部RAに対して相補的に形成し、その結果、前記SiN膜18は、前記レジストパターンR2の外側RCにおいて除去され、前記nチャネルMOSトランジスタを覆うシリコン酸化膜17が露出する。
[0040]
 図1Gのエッチング工程は、CHF 3ガスとArガスと酸素ガスを使ったRIE法により実行される。
[0041]
 同時に図1Gの工程では、前記素子領域11N,11Pの外側の素子分離領域11Iにおいて、ダミー露光データM2によりダミーレジストパターンR2Dが、前記レジスト開口部RBに対して相補的に形成され、前記ダミーレジストパターンR2Dをマスクに前記SiN膜18を、同じく前記シリコン酸化膜17をエッチングストッパに、前記領域RCにおけると同時に選択的に除去することにより、SiNダミーパターン18Dが、前記ダミー領域前記11Dにおいて、前記SiNダミーパターン16Dに対して相補的に形成される。
[0042]
 次に図11Hの工程において、前記レジストパターンR2,R2Dは除去され、前記シリコン基板11上に層間絶縁膜19が、前記素子領域11Nにおいては露出されているシリコン酸化膜17を覆うように、前記素子領域11Pにおいては露出されているSiN膜18を覆うように、またさらに前記ダミー領域11Dにおいては、前記ダミー パタ―ン16Dを覆う酸化膜17Dあるいはダミーパターン18Dを覆うように形成され、CMP法による平坦化工程の後、図1Iの工程において前記層間絶縁膜19中にコンタクトプラグ19A,19B,19C,19Dを、前記拡散領域11cN,11dN,11cP,11dPにそれぞれのシリサイド膜11sを介してコンタクトするように形成する。
[0043]
 本実施形態では、図1Eの工程において前記シリコン酸化膜17およびその下の引張り応力膜16を先に述べたRIE法によりパターニングする際に、半導体集積回路装置の製品が異なり、第1の製品の製造後、例えば素子領域11Nの総面積が少ない第2の製品を製造するような場合、前記ダミーパターン16Dの総面積を増やすことにより、前記半導体基板11上においてエッチングされるSiN膜16の総面積を略一定に維持することができ、エッチング条件を製品毎にチューニングする必要がなくなり、半導体集積回路装置の製造工程が簡素化される。同様に、第1の製品の製造後、例えば素子領域11Nの総面積が大きい次の製品を製造するような場合、前記ダミーパターン16Dの総面積を減らすことにより、前記半導体基板11上においてエッチングされるSiN膜16の総面積を略一定に維持することができる。
[0044]
 図2は、シリコン上に形成された、圧縮応力を蓄積したSiN膜パターンの、面積占有率とエッチング速度の関係を示す。
[0045]
 図2を参照するに、エッチングはCHF 3ガスとArガスと酸素ガスを使ったRIE法により行っているが、シリコン基板上におけるパターン占有率が30%以上だと、パターン占有率にかかわらずほぼ一定のエッチング速度が得られるものの、パターン占有率が30%未満になると、前記圧縮応力膜のエッチング速度が急増するのがわかる。
[0046]
 引張り応力膜の場合にも、エッチング速度とパターン占有率との間には、ほぼ同様な関係が成立すると考えられ、そうなると、従来のnチャネルMOSトランジスタを引張り応力膜で覆い、pチャネルMOSトランジスタを圧縮応力膜で覆う構成の半導体装置では、例えばnチャネルMOSトランジスタの総面積が30%以下になる製品の場合、あるいはpチャネルMOSトランジスタの総面積が30%以下になる製品の場合に、図1Eあるいは図1Gのエッチング工程を、最適化する必要性が生じる。
[0047]
 これに対し、本実施形態では、前記シリコン基板11上にダミーパターン16Dおよび18Dを形成することで、前記シリコン基板11上における引張り応力膜16の総面積と圧縮応力膜18の総面積の比率を、3/7以上、7/3以下、好ましくは2/3以上、3/2以下に制御することで、いずれの製品であっても、前記図1Eのドライエッチング工程を同一のレシピにより実行することが可能となり、また前記図1Gのドライエッチング工程を同一のレシピにより実行することが可能となる。
[0048]
 特に前記引張り応力膜16の総面積と圧縮応力膜の総面積の比率を1:1に近く維持することにより、前記シリコン基板11、あるいはシリコンウェハの反りを抑制することが可能となる。
[0049]
 また、本実施形態による半導体集積回路装置では、引張り応力膜16と圧縮応力膜とが相補的に形成されるので、すなわち、前記シリコン基板11の全面が、コンタクトホールなどを除いて、前記引張り応力膜16と圧縮応力膜18のいずれかにより覆われ、かつ引張り応力膜16と圧縮応力膜18の重なりが、実質的に生じないため、前記シリコン基板上に広範囲に凸構造が生じることがなく、前記層間絶縁膜19を形成した場合に、その表面をCMP法により、容易に平坦化することが可能となる。なお、本発明では、位置ずれによって前記圧縮応力膜18が引張り応力膜16上に局所的に重なる、あるいは圧縮応力膜18と引張り応力膜16の接合部に隙間が生じるなどの場合は、その局所的な構造の幅が、ゲート電極構造を覆って前記圧縮応力膜18により形成される凸構造の幅程度であれば、許容される。
[0050]
 さらに、上記の実施形態において、先に圧縮応力膜18を形成し、これを前記素子領域11Nにおいて選択的に除去した後、引張り応力膜16を形成するように構成することも可能である。
[0051]
 図3は、このような、先に圧縮応力膜18を形成し、これを前記素子領域11Nにおいて選択的に除去した後、引張り応力膜16を形成した場合の半導体集積回路装置の構成を示す。この場合には、前記圧縮応力膜18上に積層された引張り応力膜16が、前記素子領域11Pにおいて選択的に除去される。かかる構成は、先の図1A~図1Iの説明より明らかであり、さらなる説明は省略する。
[第2の実施形態]
 図4は、前記素子分離領域11I中のダミー領域11Dに形成されるダミーパターン16D,18Dの例を示す。ただし図4では、前記ダミーパターン16D表面のシリコン酸化膜17Dの図示は省略している。
[0052]
 図4を参照するに、本実施形態では、一辺が3μmの圧縮応力膜よりなるダミーパターン18Dが、2μmの間隔で、相互に0.5μmずつずらされて形成されている。
[0053]
 かかるダミーパターン18Dの大きさを小さくすれば、圧縮応力膜と引張り応力膜の面積比を細かく調整できるが、一方、前記ダミーパターン18Dの大きさが小さすぎると、描画データが大きくなり、半導体集積回路装置の製造費用が増大する。そこで、前記ダミーパターン18Dは、一辺が1~5μm程度のサイズに形成するのが好ましい。前記ダミーパターン18Dの間隔は、必要な圧縮応力膜と引張り応力膜の面積比に応じて調整される。
[0054]
 図4中、前記ダミーパターン16Dの外側には素子分離領域11Iが露出しているように描かれているが、これは前記ダミーパターン16Dが素子分離領域11I上に形成されることを示すためのもので、実際に素子分離領域11Iの表面が露出しているわけではない。
[0055]
 また、図4は、圧縮応力を蓄積した孤立ダミーパターン18Dが引張り応力を蓄積したダミーパターン16D中に配列された構成を有しているが、図5に示すように引張り応力を蓄積した孤立ダミーパターン16Dが、圧縮応力を蓄積したダミーパターン18D中に配列される構成としてもよい。
[0056]
 図6~8は、実際の様々な半導体集積回路装置に形成されたダミーパターンの例を示す。
[0057]
 図6,7の例では、n型ウェル11nwよりなる素子領域11Pとp型ウェル11pwよりなる素子領域11Nが帯状に交互に形成され、孤立したダミーパターン18Dが、素子分離領域11I上に、ダミーパターン16Dに対して相補的に形成されている。
[0058]
 一方、図8の例では、シリコン基板上にはn型ウェル11nwよりなる素子領域11Pとp型ウェル11pwよりなる素子領域11Nが別々に形成されているが、この場合にも、前記ダミーパターン18Dが、素子分離領域11I上に、ダミーパターン16Dに対して相補的に形成されているのがわかる。
[0059]
 図6~8の例は、引っ張り応力膜よりなる連続的なダミーパターン16D中に孤立したダミーパターン18Dが相補的に形成されている場合を示しているが、逆に、圧縮応力膜よりなる連続的なダミーパターン18D中に孤立したダミーパターン16Dを相補的に形成してもよい。
[0060]
 以下の表1は、半導体集積回路装置の様々な製品A~Dおよび様々なテストエレメントグループTEG1~TEG4について、ダミーパターン18Dを挿入する前と後における、圧縮応力膜の占有面積率の例を示す。
[0061]
[表1]


 表1を参照するに、製品A~Dでは、ダミーパターン18Dの挿入前においては圧縮応力膜の占有面積率は20~30%であったのに対し、ダミ―パターン18Dの挿入後においては、38~42%にまで増大しているのがわかる。
[0062]
 また、TEG1~TEG4についても、ダミーパターン18Dの挿入前においては圧縮応力膜の占有面積率は10~15%であったのに対し、ダミ―パターン18Dの挿入後においては、36~41%にまで増大しているのがわかる。
[0063]
 以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

請求の範囲

[1]
 半導体基板と、
 前記半導体基板上に形成された複数の半導体素子と
よりなる半導体集積回路装置であって、
 前記複数の半導体素子は、nチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、
 前記nチャネルMOSトランジスタは引張り応力膜により覆われ、
 前記pチャネルMOSトランジスタは圧縮応力膜により覆われ、
 前記半導体基板表面には、その全面が前記引張り応力膜および前記圧縮応力膜のいずれかよりなるダミー領域が形成されている半導体集積回路装置。
[2]
 前記ダミー領域は、前記半導体基板表面における前記引張り応力膜の総面積と前記圧縮応力膜の総面積の比率が、3/7から7/3の範囲に収まるような面積で形成される請求項1記載の半導体集積回路装置。
[3]
 前記ダミー領域は、前記半導体基板表面における前記引張り応力膜の総面積と前記圧縮応力膜の総面積の比率が、2/3から3/2の範囲に収まるような面積で形成される請求項1記載の半導体集積回路装置。
[4]
 前記ダミー領域は、前記基板上の素子分離領域に形成される請求項1記載の半導体集積回路装置。
[5]
 前記ダミー領域は、複数のダミーパターンより構成されている請求項1記載の半導体集積回路装置。
[6]
 前記複数のダミーパターンは、単一のダミーパターンを前記基板上の素子分離領域において一定の間隔で繰り返し配列することにより、形成される請求項5記載の半導体集積回路装置。
[7]
 前記単一のダミーパターンは、一辺が1~5μmの四角形パターンである請求項6記載の半導体集積回路装置。
[8]
 半導体基板の全面に、nチャネルMOSトランジスタとpチャネルMOSトランジスタを覆うように、引張り応力を蓄積した引張り応力膜を形成する工程と、
 前記引張り応力膜上に第1のレジスト膜を形成する工程と、
 前記第1のレジスト膜をパターニングし、前記pチャネルMOSトランジスタの素子領域を画成する第1のマスクデータに対応して前記第1のレジスト膜に第1のレジスト開口部を、またダミー領域を画成する第2のマスクデータに対応して前記第2のレジスト膜に第2のレジスト開口部を、前記半導体基板上の素子分離領域に形成する工程と、
 前記引張り応力膜を、前記第1および第2のレジスト開口部において選択的に除去し、前記nチャネルMOSトランジスタ上に前記引張り応力膜により、引張り応力源パターンを、前記素子分離領域において前記引張り応力膜により、ダミーパターンを形成する工程と、
 前記第1のレジスト膜を除去した後、前記半導体基板の全面に、圧縮応力を蓄積した圧縮応力膜を形成する工程と、
 前記圧縮応力膜上に第2のレジスト膜を形成する工程と、
 前記第2のレジスト膜をパターニングし、前記第1のマスクデータに対応して、前記第2のレジスト膜により、前記pチャネルMOSトランジスタの素子領域を覆う第1のレジストパターンを、また前記第2のマスクデータに対応して、前記第2のレジスト膜により、前記第2のレジスト開口部に対して相補的な第2のレジストパターンを形成する工程と、
 前記第1のレジストパターンおよび前記第2のレジストパターンをマスクに、前記圧縮応力膜をパターニングし、前記pチャネルMOSトランジスタ上に前記圧縮応力膜により、圧縮応力源パターンを、前記素子分離領域において前記圧縮横領膜により、前記ダミーパターンに対して相補的な相補ダミーパターンを形成する工程と、
 を含む半導体集積回路装置の製造方法。
[9]
 前記ダミーパターンの総面積と前記相補ダミーパターンの総面積の比は、3:7~7:3の範囲にある請求項8記載の半導体集積回路装置の製造方法。
[10]
 半導体基板の全面に、nチャネルMOSトランジスタとpチャネルMOSトランジスタを覆うように、圧縮応力を蓄積した圧縮応力膜を形成する工程と、
 前記圧縮応力膜上に第1のレジスト膜を形成する工程と、
 前記第1のレジスト膜をパターニングし、前記nチャネルMOSトランジスタの素子領域を画成する第1のマスクデータに対応して前記第1のレジスト膜に第1のレジスト開口部を、またダミー領域を画成する第2のマスクデータに対応して前記第2のレジスト膜に第2のレジスト開口部を、前記半導体基板上の素子分離領域に形成する工程と、
 前記圧縮応力膜を、前記第1および第2のレジスト開口部において選択的に除去し、前記pチャネルMOSトランジスタ上に前記圧縮応力膜により、圧縮応力源パターンを、前記素子分離領域において前記圧縮応力膜により、ダミーパターンを形成する工程と、
 前記第1のレジスト膜を除去した後、前記半導体基板の全面に、引張り応力を蓄積した引張り応力膜を形成する工程と、
 前記引張り応力膜上に第2のレジスト膜を形成する工程と、
 前記第2のレジスト膜をパターニングし、前記第1のマスクデータに対応して、前記第2のレジスト膜により、前記nチャネルMOSトランジスタの素子領域を覆う第1のレジストパターンを、また前記第2のマスクデータに対応して、前記第2のレジスト膜により、前記第2のレジスト開口部に対して相補的な第2のレジストパターンを形成する工程と、
 前記第1のレジストパターンおよび前記第2のレジストパターンをマスクに、前記引張り応力膜をパターニングし、前記nチャネルMOSトランジスタ上に前記引張り応力膜により、引張り応力源パターンを、前記素子分離領域において前記引張り応力膜により、前記ダミーパターンに対して相補的な相補ダミーパターンを形成する工程と、
 を含む半導体集積回路装置の製造方法。
[11]
 前記ダミーパターンの総面積と前記相補ダミーパターンの総面積の比は、3:7~7:3の範囲にある請求項10記載の半導体集積回路装置の製造方法。

図面

[ 図 1A]

[ 図 1B]

[ 図 1C]

[ 図 1D]

[ 図 1E]

[ 図 1F]

[ 図 1G]

[ 図 1H]

[ 図 1I]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]