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1. (WO2008126207) 半導体集積回路の設計方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2008/126207 国際出願番号: PCT/JP2007/056381
国際公開日: 23.10.2008 国際出願日: 27.03.2007
IPC:
G06F 17/50 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H03K 19/00 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
50
計算機利用設計
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
03
基本電子回路
K
パルス技術
19
論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
出願人: SHIKATA, Takashi[JP/JP]; JP (UsOnly)
FUJITSU MICROELECTRONICS LIMITED[JP/JP]; 7-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 1630722, JP (AllExceptUS)
発明者: SHIKATA, Takashi; JP
代理人: KOKUBUN, Takayoshi; 5th Floor, NBF Ikebukuro City Building 17-8, Higashi-Ikebukuro 1-chome Toshima-ku, Tokyo 1700013, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DESIGNING METHOD
(FR) PROCÉDÉ DE CONCEPTION DE CIRCUITS INTÉGRÉS À SEMI-CONDUCTEURS
(JA) 半導体集積回路の設計方法
要約:
(EN) A semiconductor integrated circuit designing method comprises a preparing step of preparing design data that has a power gating circuit for supplying a power supply voltage to a logic circuit in accordance with a power gating control signal and that also has a first clamp circuit (204) for clamping the output signal of the logic circuit in accordance with a clamp control signal; and a generating step of generating, in order to verify the foregoing design data, design data in which first mask circuits (501,502) for masking, as a substitute for the power gating circuit, the output signal of the logic circuit in accordance with the power gatingcontrol signal are added to the foregoing design data.
(FR) Procédé de conception de circuits intégrés à semi-conducteurs comprenant les étapes suivantes: préparation de données de conception comportant un circuit de portillonnage de puissance pour la fourniture d'une tension d'alimentation à un circuit logique conformément à un signal de commande de portillonnage de puissance ainsi qu'un premier circuit de calage (204) destiné à caler le signal de sortie du circuit logique conformément au signal de commande de calage; et génération - pour vérification des données de conception précédentes et adjonction à ces dernières- de données de conception dans lesquelles des premiers circuits de masquage (501, 502) sont ajoutés pour masquage, en lieu et place du circuit de portillonnage de puissance, du signal de sortie du circuit logique selon le signal de commande de portillonnage de puissance.
(JA)  パワーゲーティング制御信号に応じて論理回路に電源電圧を供給するためのパワーゲーティング回路及びクランプ制御信号に応じて前記論理回路の出力信号をクランプするための第1のクランプ回路(204)を有する設計データを準備する準備ステップと、前記設計データを検証するために、前記設計データに対して、前記パワーゲーティング回路の代わりに、前記パワーゲーティング制御信号に応じて前記論理回路の出力信号をマスクするための第1のマスク回路(501,502)を追加した設計データを生成する生成ステップとを有することを特徴とする半導体集積回路の設計方法が提供される。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)