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1. (WO2008123491) 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2008/123491 国際出願番号: PCT/JP2008/056307
国際公開日: 16.10.2008 国際出願日: 31.03.2008
IPC:
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
出願人:
日本電気株式会社 NEC CORPORATION [JP/JP]; 〒1088001 東京都港区芝五丁目7番1号 Tokyo 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
辻 清孝 TSUJI, Kiyotaka [JP/JP]; JP (UsOnly)
辰巳 徹 TATSUMI, Toru [JP/JP]; JP (UsOnly)
渡辺 啓仁 WATANABE, Hirohito [JP/JP]; JP (UsOnly)
発明者:
辻 清孝 TSUJI, Kiyotaka; JP
辰巳 徹 TATSUMI, Toru; JP
渡辺 啓仁 WATANABE, Hirohito; JP
代理人:
加藤 朝道 KATO, Asamichi; 〒2220033 神奈川県横浜市港北区新横浜3丁目20番12号加藤内外特許事務所 Kanagawa c/o A. Kato & Associates 20-12 Shin-Yokohama 3-chome Kohoku-ku, Yokohama-shi Kanagawa 2220033, JP
優先権情報:
2007-09208730.03.2007JP
発明の名称: (EN) SEMICONDUCTOR ELEMENT USING CARRIER MULTIPLICATION CAUSED BY IONIZING COLLISION AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR ELEMENT
(FR) ÉLÉMENT SEMI-CONDUCTEUR UTILISANT UNE MULTIPLICATION DES PORTEURS DUE AUX COLLISIONS IONISANTES ET PROCÉDÉ DE FABRICATION D'UN TEL ÉLÉMENT SEMI-CONDUCTEUR
(JA) 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法
要約:
(EN) Provided is a structure wherein characteristics and reliability of an impact ionization MOSFET are improved and fluctuation of the characteristics is reduced. A method for manufacturing such structure is also provided. The impact ionization MOSFET is provided with a first conductivity type semiconductor substrate (11); a second conductivity type semiconductor layer (21) arranged on the main surface of the semiconductor substrate (11); a second conductivity type drain region (22) arranged on the semiconductor layer (21); a first conductivity type channel region (23) arranged on the drain region (22); a first conductivity type ionizing collision region (23') arranged on the channel region (23); a first conductivity type source region (24) arranged on the ionizing collision region (23'); a gate insulating film (15) arranged on a side surface of the channel region (23); and a gate electrode (31) arranged on a side opposite to the channel region (23) through the gate insulating film (15). Each of the channel region (23) and the ionizing collision region (23') is formed of an intrinsic semiconductor or has an impurity concentration lower than that of the source region (24).
(FR) L'invention concerne une structure dans laquelle les caractéristiques et la fiabilité d'un transistor MOSFET à ionisation par impact sont améliorées, tandis que la fluctuation des caractéristiques est réduite. L'invention concerne également un procédé de fabrication d'une telle structure. Le transistor MOSFET à ionisation par impact est pourvu d'un substrat semi-conducteur ayant un premier type de conductivité (11) ; d'une couche semi-conductrice (21) ayant un second type de conductivité, disposée sur la surface principale du substrat semi-conducteur (11) ; une région de drainage (22) ayant un second type de conductivité, disposée sur la couche semi-conductrice (21) ; une région formant canal (23) ayant un premier type de conductivité, disposée sur la région de drainage (22) ; une région de collision ionisante (23') ayant un premier type de conductivité, disposée sur la région formant canal (23) ; une région source (24) ayant un premier type de conductivité, disposée sur la région de collision ionisante (23') ; un film isolant (15) formant grille disposé sur une surface latérale de la région formant canal (23) ; et enfin une électrode-grille (31) disposée sur un côté opposé à la région formant canal (23) à travers le film isolant (15) formant grille. La région formant canal (23) et la région de collision ionisante (23') sont toutes deux formées d'un semi-conducteur intrinsèque ou possèdent une concentration en impuretés inférieure à celle de la région source (24).
(JA)  本発明は、インパクトイオン化MOSFETの特性ならびに信頼性を向上させることができ、かつ特性ばらつきを小さくできる構造及び製造方法を提供することを目的とする。インパクトイオン化MOSFETは、第1導電型半導体基板11と、半導体基板11の主面上に設けられた第2導電型の半導体層21と、半導体層21上に設けられた第2導電型のドレイン領域22と、ドレイン領域22上に設けられた第1導電型のチャネル領域23と、チャネル領域23上に設けられた第1導電型の電離衝突領域23’と、電離衝突領域23’上に設けられた第1導電型のソース領域24と、チャネル領域23の側面に設けられたゲート絶縁膜15と、ゲート絶縁膜15を介してチャネル領域23と反対側に設けられたゲート電極31を備え、チャネル領域23及び電離衝突領域23’は、真性半導体もしくはソース領域24よりも不純物濃度が低くなっている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)