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1. WO2008120347 - 半導体装置およびバイアス生成回路

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明 細 書

発明の名称 半導体装置およびバイアス生成回路

技術分野

0001  

背景技術

0002   0003   0004  

発明の開示

発明が解決しようとする課題

0005   0006  

課題を解決するための手段

0007   0008   0009   0010   0011  

発明の効果

0012   0013   0014   0015  

図面の簡単な説明

0016   0017  

発明を実施するための最良の形態

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13  

明 細 書

半導体装置およびバイアス生成回路

技術分野

[0001]
 本発明は、ロジック回路をそなえた半導体装置にかかるバックバイアス電圧を生成する技術に関する。

背景技術

[0002]
 近年、トランジスタの微細化が進むことで、トランジスタのリーク電流は増大し、LSI(Large Scale Integration)の消費電力もまた増加の一途をたどっている。
 トランジスタのリーク電流を減らす方法の一つとして、トランジスタの基板にバックバイアス(リバースバイアス,基板バイアス)電圧を印加するバックバイアス制御手法が知られている。
[0003]
 このバックバイアス電圧を生成する従来の基板バイアス生成回路においては、一般的に、クロック印加型昇圧式チャージポンプを用いてバックバイアス電圧を生成している。
 図12,図13はそれぞれクロック印加型昇圧式チャージポンプの構成例を示す図であり、図12はダイオードチャージポンプの例を示す図、図13はDickson型チャージポンプの例を示す図である。
[0004]
 そして、例えば、下記特許文献1には、電源電圧で駆動されるチャージポンプ回路をそなえた半導体集積回路装置が開示されており、生成した負電圧をバックバイアス電圧として用いることが開示されている。
特許文献1 : 特開2001-35161号公報

発明の開示

発明が解決しようとする課題

[0005]
 しかしながら、LSIが大規模になると、トランジスタの基板リーク電流も大きくなり、印加に必要なチャージ量も増大するのであるが、上述したクロック印加型昇圧式チャージポンプはクロック印加によりキャパシタを駆動してチャージを発生させるので、チャージ量を増大させるためには、回路の数を増やすかキャパシタの容量またはクロック周波数を上げる必要があり、これらは回路規模の増大や回路自体の消費電力の増大をまねく。
[0006]
 すなわち、クロック印加型昇圧式チャージポンプをそなえた従来のLSIにおいては、回路規模が増大したり、回路自体の消費電力が増大するという課題がある。
 本発明は、このような課題に鑑み創案されたもので、基板バイアスの生成を低消費電力で行なうことができるとともに、回路規模を小さく構成することを目的とする。

課題を解決するための手段

[0007]
 上記の目的を達成するために、本発明の半導体装置は、第1の電源電圧で動作可能な第1動作部と、前記第1の電源電圧とは異なる第2の電源電圧で動作する第2動作部とをそなえた半導体装置であって、前記第1の電源電圧を入力可能な第1電源電圧入力部と、前記第2の電源電圧を入力可能な第2電源電圧入力部と、前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえたバイアス生成回路をそなえることを特徴としている。
[0008]
 なお、該バイアス生成回路が、該バックバイアス電圧を生成する基準となる基準電圧を前記第2の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよい。
 また、該バイアス生成回路が、前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力してもよい。
[0009]
 さらに、当該半導体装置の電源投入時に、該バイアス生成回路において、該選択部が、該出力部から前記第1の電源電圧を該出力電圧として選択してもよく、又、該レギュレータ回路がPMOSドライバをそなえて構成されてもよい。
 また、本発明のバイアス生成回路は、半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、第1の電源電圧を入力可能な第1電源電圧入力部と、前記第1の電源電圧とは異なる第2の電源電圧を入力可能な第2電源電圧入力部と、前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえることを特徴としている。
[0010]
 なお、該バックバイアス電圧を生成する基準となる基準電圧を前記第2の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよく、前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力してもよい。
[0011]
 また、該選択部が、該半導体装置の電源投入時に、該出力部から前記第1の電源電圧を該出力電圧として選択してもよく、該レギュレータ回路がPMOSドライバをそなえて構成されてもよい。

発明の効果

[0012]
 本発明によれば、以下の少なくともいずれか1つの効果ないし利点がある。
 (1)第2の電源電圧に基づいてバックバイアス電圧を生成するレギュレータ回路をそなえ、このレギュレータ回路によって生成されたバックバイアス電圧を出力電圧として出力することにより、バックバイアス電圧を低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
[0013]
 (2)バイアス生成回路が、バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることにより、バイアス生成回路の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
[0014]
 (3)第1の電源電圧とレギュレータ回路によって生成されたバックバイアス電圧とのいずれかを出力電圧として選択可能な選択部をそなえ、バックバイアス電圧と第1の電源電圧とのうち、選択部によって選択されたいずれかを出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。
 (4)半導体装置の電源投入時に、第1の電源電圧を出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。
[0015]
 (5)レギュレータ回路がPMOSドライバをそなえて構成されていることにより、十分な電流を得ることができる。

図面の簡単な説明

[0016]
[図1] 本発明の一実施形態としてのバイアス生成回路の回路構成図である。
[図2] 半導体集積回路装置におけるバイアス生成回路の出力接続例を示す図である。
[図3] 半導体集積回路装置におけるバイアス生成回路の配置例を示す図である。
[図4] 本発明の一実施形態としてのバイアス生成回路における端子の説明を一覧として示す図である。
[図5] 本発明の一実施形態としてのバイアス生成回路における各VBS出力設定ビットとVBSモード時のバックバイアス電圧VBSとの関係を例示する図である。
[図6] 本発明の一実施形態としてのバイアス生成回路のVBS非常モードにおける各VBS出力設定ビットとバックバイアス電圧VBSとの関係を例示する図である。
[図7] 本発明の一実施形態としてのバイアス生成回路におけるショート回路の動作を説明するための回路図である。
[図8] 本発明の一実施形態としてのバイアス生成回路におけるショート回路の動作を説明するための回路図である。
[図9] 本発明の一実施形態としてのバイアス生成回路における各VBS出力設定ビットとショートモード時のバックバイアス電圧VBSとの関係を例示する図である。
[図10] 本発明の一実施形態としてのバイアス生成回路の電源投入後の処理を説明するためのタイミングチャートである。
[図11] 本発明の一実施形態としてのバイアス生成回路の電源投入後の処理を説明するためのタイミングチャートである。
[図12] クロック印加型昇圧式チャージポンプの構成例を示す図である。
[図13] クロック印加型昇圧式チャージポンプの構成例を示す図である。

符号の説明

[0017]
 10  バイアス生成回路
 11  レギュレータ回路
 12  ショート回路
 13  切替回路(選択部)
100  半導体集積回路装置(半導体装置)
 101  コア領域
 102,102a,102b,102c  I/O領域(第2動作部)
 103  PMOSトランジスタ(トランジスタ)
 112  BGRバイアス回路(基準電圧生成回路)
 113  非反転増幅回路(選択部)
 114  安定出力回路
 115  初期設定回路
 131  第1シーケンス制御回路
 132  第2シーケンス制御回路
 133  初期設定回路
 1131  オペアンプ
 1141,1142,FHP1,FHN1,STP1   トランジスタ
 1143  PMOSドライバ
 R1,RD  抵抗
 VR  可変抵抗

発明を実施するための最良の形態

[0018]
 以下、図面を参照して本発明の実施の形態を説明する。
 図1は本発明の一実施形態としてのバイアス生成回路10の回路構成図、図2は半導体集積回路装置100におけるバイアス生成回路10の出力接続例を示す図、図3はその配置例を示す図、図4はその端子の説明を一覧として示す図である。
 本バイアス生成回路10は、図2に示すように、半導体集積回路装置(LSI:Large Scale Integration;半導体装置)100にそなえられ、この半導体集積回路装置100のコア領域101(図2,図3参照)で使用しているPMOSトランジスタ(トランジスタ)103の基板に接続して印加するための、バックバイアス電圧VBS(基板バイアス,リバースバイアス)を生成するものである。
[0019]
 なお、図3に示す例においては、複数の本バイアス生成回路10を並列に接続し、これらのバイアス生成回路10によって生成したバックバイアス電圧VBSをVBS配線ネットワークを介して、コア領域101におけるVBS適用回路(PMOS回路)に供給(印加)している。
 本バイアス生成回路10をそなえる半導体集積回路装置100は、図3に示すように、コア領域(第1動作部)101と、複数(図3に示す例では3つ)のI/O(Input/Output)領域(第2動作部)102a,102b,102cとをそなえて構成されている。又、I/O領域102a,102b,102cには、例えばI/Oマクロ回路(図示省略)等が形成され、コア領域101には、種々のロジック回路(図示省略)等が形成されている。
[0020]
 また、この半導体集積回路装置100においては、コア領域101には、コア電源電圧(第1の電源電圧,マクロ供給電源)VDD(単位:V)が印加されるようになっており、又、I/O領域102a,102b,102cには、それぞれコア電源電圧VDDよりも高電圧のI/O電源電圧(第2の電源電圧,マクロ供給電源)VDD2(単位:V)が印加されるようになっている。
[0021]
 そして、図3に示すように、この半導体集積回路装置100におけるI/O領域102a,102b,102cには、それぞれバイアス生成回路10が形成されている。なお、図3に示す例においては、I/O領域102a,102cにはそれぞれ1つのバイアス生成回路10が、又、I/O領域102bには3つのバイアス生成回路10が形成されている。
[0022]
 なお、以下、I/O領域を示す符号としては、複数のI/O領域のうち1つを特定する必要があるときには符号102a,102b,102cを用いるが、任意のI/O領域を指すときには符号102を用いる。
 また、本バイアス生成回路10は、バックバイアス電圧VBSとして、コア電源電圧VDDよりも高電圧であり且つI/O電源電圧VDD2よりも低電圧の出力電圧を生成・出力するVBSモードと、バックバイアス電圧VBSとして、コア電源電圧VDDと同電位の出力電圧を出力するショートモードとの2つの動作モードうち、いずれかの動作モードで選択的に動作するようになっている。
[0023]
 本バイアス生成回路10は、図1に示すように、レギュレータ回路11,ショート回路12および切替回路13をそなえて構成されている。
 また、本バイアス生成回路10は、図4に示すように、入力端子VDD,VDD2,VSS,FF,POR,SM,TM,BP0~4,GEPをそなえるとともに、出力端子VBP1をそなえて構成され、出力端子VBP1からバックバイアス電圧VBSを出力するようになっている。
[0024]
 入力端子GEPには、本バイアス生成装置10の動作モードを決定するための動作モード制御信号(VBS GeneratorのEnable信号)が選択的に入力されるようになっており、この入力端子GEPに“1”が設定されている場合には、本バイアス生成回路10はVBSモードで動作し、レギュレータ回路11の機能をオン(有効)にするとともにショート回路(詳細は後述)の機能をオフ(無効)にするようになっている。又、この入力端子GEPに“0”が設定されている場合には、本バイアス生成回路10はショートモードで動作し、レギュレータ回路11の機能をオフ(無効)にするとともにショート回路の機能をオン(有効)にするようになっている。
[0025]
 入力端子VDD(第1電源電圧入力部)には、マクロ供給電源であるコア電源電圧VDD(例えば、+1.0V)が入力されるようになっている。又、入力端子VDD2(第2電源電圧入力部)には、マクロ供給電源であるI/O電源電圧VDD2(例えば、+1.8V)が入力されるようになっている。更に、入力端子VSSには、マクロ供給電源であるマイナス電源(例えば、グランド)が入力されるようになっている。
[0026]
 入力端子FFには、テスト系I/O信号の“-FF”信号が入力されるようになっており、例えば、故障の発生を加速する加速試験等において用いられるようになっている(Full Function)。又、入力端子PORには、テスト系I/O信号の“-RESET”信号が入力されるようになっており、例えば、半導体集積回路装置100の電源投入時にリセット信号が入力されるようになっている(Power On Reset)。
[0027]
 入力端子SMには、テスト系I/O信号の“-SM”信号が入力されるようになっており、例えば、診断時におけるScan Mode信号が入力されるようになっている。又、入力端子TMには、テスト系I/O信号の“-TM”信号が入力されるようになっており、例えば、テスト時にTest Mode信号が入力されるようになっている。なお、これらの入力端子FF,POR,SM,TMの有効極性は“-”である。
[0028]
 入力端子BP0~4には、バックバイアス電圧VBSの出力設定ビットが設定(入力)
されるようになっており、その詳細は後述する。又、入力端子GEPには、動作モード制御信号(詳細は後述)が入力されるようになっている。
 また、出力端子VBP1(出力部)は、マクロVBSを出力するためのものであって、例えば、+1.0V(=コア電源電圧VDD)~+1.5Vのバックバイアス電圧VBSが出力されるようになっている。なお、これらの入力端子BP0~4,GEPの有効極性は“+”である。又、図4に示す各入力端子および出力端子のレベルの属性はDC(Direct Current;直流)である。
[0029]
 切替回路(選択部)13は、本バイアス生成回路10の動作モードを設定するためにレギュレータ回路11およびショート回路12の切替制御を行なうものであって、入力端子GEPを介して動作モード制御信号(“0”もしくは“1”)が入力されるようになっており、この入力端子GEPに“1”が入力(設定)されている場合には(VBSモード)、切替回路13は、レギュレータ回路11をオン(有効)にするとともにショート回路12をオフ(無効)にし、又、入力端子GEPに“0”が設定されている場合には(ショートモード)、レギュレータ回路11をオフにするとともに、ショート回路12(詳細は後述)をオンにするようになっている。
[0030]
 この切替回路13は、第1シーケンス制御回路131,第2シーケンス制御回路132および初期設定回路133をそなえて構成され、入力端子GEPに入力された動作モード制御信号に基づき、レギュレータ回路11とショート回路12とのいずれか一方を選択的に動作させる制御を行なうようになっており、コア電源電圧VDDとレギュレータ回路11によって生成されたバックバイアス電圧VBSとのいずれかを出力電圧として選択可能な選択部として機能するようになっている。
[0031]
 また、図1に示す例においては、第1シーケンス回路131はNOT回路として表すとともに、第2シーケンス回路132を単なる増幅回路として表しており、第1シーケンス回路131からの出力信号と第2シーケンス回路132からの出力信号とは、位相が逆になるようになっている。
 第1シーケンス回路131は端子GEPBを介してショート回路12に接続されており、この第1シーケンス回路131からの出力信号は端子GEPBを介してショート回路12に入力されるようになっている。又、第2シーケンス回路132はレギュレータ回路11に接続されており、この第2シーケンス回路132からの出力信号はレギュレータ回路11に入力されるようになっている。
[0032]
 また、これらの第1シーケンス回路131および第2シーケンス回路132は、それぞれ半導体集積回路装置100の電源のオン/オフを検出する回路(図示省略)をそなえて構成されており、半導体集積回路装置100の電源断を検出した場合には、ショート回路12をオンさせる制御を行なうようになっている。
 初期設定回路133は、半導体集積回路装置100の電源投入時に、本バイアス生成回路10をショートモードに設定するものであり、半導体集積回路装置100の電源投入時にリセット信号PORを入力することにより“0”を第1シーケンス制御回路131および第二シーケンス制御回路132に入力するようになっている。
[0033]
 レギュレータ回路11は、I/O電源電圧VDD2に基づいてバックバイアス電圧VBSを生成するものであって、図1に示すように、BGR(Band Gap Reference)バイアス回路112,非反転増幅回路113,安定出力回路114および初期設定回路115をそなえて構成されている。
 BGRバイアス回路(基準電圧生成回路)112は、バックバイアス電圧VDD2を生成するための基準電圧を生成するものであって、I/O電源電圧VDD2が入力されるともに、抵抗R1における可変抵抗VRとは反対側の入力端子が接続されている。又、このBGRバイアス回路112によって生成された基準電圧は、オペアンプ1131の非反転入力端子(+)に入力されるようになっている。
[0034]
 また、このBGRバイアス回路112は本バイアス生成回路10上に搭載(内蔵)されている。なお、BGRバイアス回路112は、既知の種々のBRG回路を用いて構成することができる。
 非反転増幅回路113は、I/O電源電圧VDD2を位相を維持したまま増幅するものであって、オペアンプ1131,抵抗R1,可変抵抗VR2をそなえて構成されている。
[0035]
 オペアンプ1131においては、その電源端子にI/O電源電圧VDD2が入力されており、又、非反転入力端子(+)にBGRバイアス回路112によって生成される基準電圧が入力されるようになっている。
 また、オペアンプ1131の反転入力端子(-)には、抵抗R1と可変抵抗VRとの間の点P1が接続されている。又、このオペアンプ1131の出力端子は、安定出力回路114のPMOSドライバ(PMOSトランジスタ)1143のゲート端子に入力され、このPMOSドライバ1143のオン/オフを制御するようになっている。
[0036]
 なお、抵抗R1と可変抵抗VRとの間の点P1における電圧は、出力端子VBP1から出力されるバックバイアス電圧VBSを抵抗R1と可変抵抗VRとで分圧したものとなる。
 抵抗R1および可変抵抗VRは、非反転増幅回路113の増幅度を設定するための抵抗であり、本バイアス生成回路10においては、抵抗R1の抵抗値と可変抵抗VRの抵抗値との比により、非反転増幅回路113の増幅度が設定されるようになっている。なお、図1に示す例においては、抵抗R1の抵抗値が100KΩであり、可変抵抗VRが10KΩ~50KΩの範囲で抵抗値を変化させることができるようになっている。
[0037]
 可変抵抗VRは、バックバイアス電圧VBSの電圧を設定するためのものであり、本バイアス生成回路10においては、この可変抵抗VRの抵抗値を変化させることにより、バックバイアス電圧VBSを任意に設定することができるようになっている。
 この可変抵抗VRの抵抗値は、入力端子BP0,BP1,BP2,BP3,BP4の“オン(1)”もしくは“オフ(0)”の各設定値(VBS出力設定ビット)の組み合わせにより決定されるようになっている。以下、入力端子BP0の設定値をVBS出力設定ビット0、入力端子BP1の設定値をVBS出力設定ビット1、入力端子BP2の設定値をVBS出力設定ビット2、入力端子BP3の設定値をVBS出力設定ビット3、入力端子BP4の設定値をVBS出力設定ビット4と、それぞれ表す場合がある。
[0038]
 なお、図1に示す例においては、5つの入力端子BP0,BP1,BP2,BP3,BP4を、便宜上、BP[0:4]と表している。
 図5は本バイアス生成回路10における各VBS出力設定ビットとVBSモード時のバックバイアス電圧VBSとの関係を例示する図である。
 この図5に示す例においては、バックバイアス電圧VBSを、+1.1,+1.2,+1.3,+1.4,+1.5の5種類の電圧値の中から任意に設定できるようになっており、例えば、入力端子GEPおよび入力端子BP0~4の全てに“1”を設定することにより、+1.5Vに設定されたバックバイアス電圧VBSが出力端子VBP1から出力されるようになっている。又、例えば、入力端子GEPおよび入力端子BP0,BP1に“1”を設定するとともに、入力端子BP2~4に“0”を設定することにより、+1.2Vのバックバイアス電圧VBSが出力端子VBP1から出力されるのである。
[0039]
 さらに、本バイアス生成回路10においては、VBSモードにおいて、更に、+1.0Vのバックバイアス電圧VBSを生成することもできるようになっており、このVBSモードにおいて、+1.0Vのバックバイアス電圧VBSを生成する動作モードを、特にVBS非常モードという。
 図6は本バイアス生成回路10のVBS非常モードにおける各VBS出力設定ビットとバックバイアス電圧VBSとの関係を例示する図である。
[0040]
 本バイアス生成回路10においては、VBSモードにおいて、+1.0Vのバックバイアス電圧VBSを生成することもできるようになっており、図6に示すように、例えば、入力端子GEPに“1”を設定するとともに、入力端子BP0~4の全てに“0”を設定することにより、+1.0Vに設定されたバックバイアス電圧VBSが出力端子VBP1から出力されるようになっている。
[0041]
 初期設定回路115は、半導体集積回路装置100の電源投入時にリセット信号PORを入力することにより、可変抵抗VRの初期化を行ない、半導体集積回路装置100の電源投入時の動作を安定させるものであり、例えば、半導体集積回路装置100の電源投入時や後述するショート回路の不具合時に、VBS非常モードとして、バックバイアス電圧VBS=+1.0Vを出力させるようになっている。
[0042]
 安定出力回路114は、レギュレータ回路11によって生成される出力電圧を安定して出力するものであって、PMOSドライバ1143,トランジスタ1141,1142および抵抗RDをそなえて構成されている。
 PMOSドライバ1143のゲートには、非反転増幅回路113のオペアンプ1131の出力信号が反転して入力されるようになっており、ソースにはI/O電源電圧VDD2が、又、ドレインには出力端子VBP1がそれぞれ接続されている。
[0043]
 また、PMOSドライバ1143のゲートとI/O電源電圧VDD2との間にはトランジスタ1142がそなえられ、このトランジスタ1142のドレインは反転されてPMOSドライバ1143のゲートに入力されるようになっている。又、このトランジスタ1142のソースにはI/O電源電圧VDD2が入力されている。
 さらに、PMOSドライバ1143のゲートとコア電源電圧VDDとの間にはトランジスタ1141がそなえられており、このトランジスタ1141のドレインは反転されてPMOSドライバ1143のゲートに入力され、又、このトランジスタ1141のゲートにはI/O電源電圧VDD2が反転されて入力されるようになっている。更に、このトランジスタ1141のソースにはコア電源電圧VDDが入力されている。
[0044]
 また、トランジスタ1141のボディとPMOSドライバ1143のボディとには抵抗RDを介してI/O電源電圧VDD2が入力されている。
 そして、本バイアス生成回路10からPMOSトランジスタ等にバックバイアス電圧VBSを供給中に、例えば、I/O電源電圧VDD2が急にオフになった場合には、トランジスタ1141をオンにしてPMOSドライバ1143をオフにすることにより、バックバイアス電圧VBSを印加するPMOSトランジスタ103を保護するようになっている。
[0045]
 また、この安定出力回路114に、後述する切替回路13の第1シーケンス回路131からオフ信号が入力された場合にも、トランジスタ1142をオンにすることにより、PMOSドライバ1143をオフにするようになっている。
 一方、安定出力回路114に、後述する切替回路13の第1シーケンス回路131からオン信号が入力された場合には、レギュレータ回路11によって生成されたバックバイアス電圧VBSが出力端子VBP1に出力されるようになっている。
[0046]
 ショート回路12は、VBS出力をコア電源電圧VDDとショート(短絡)させて、バックバイアス電圧VBSをコア電源電圧VDDと同電位にするものであり、図1に示すように、トランジスタSTP1,FHP1,FHN1をそなえて構成されている。
 このショート回路12は、切替回路13の第1シーケンス制御回路131に端子GEPBを介して接続されており、この端子GEPBから入力される信号は、トランジスタFHN1のゲートに入力されるとともに、位相を反転させてトランジスタFHP1のゲートに入力されるようになっている。
[0047]
 ショート回路12において、端子GEPBは、入力(IN)の属性を有するとともに、レベルがDC、有効極性が+の属性を有するものであって、ショートモードのオン/オフを切り替える制御信号が入力されるようになっており、入力端子GEPに入力された動作モード制御信号の位相を反転させたものが、この制御信号として入力されるようになっている。
[0048]
 トランジスタSTP1は、コア電源電圧VDDと出力端子VBP1とをショート(短絡)させる機能を有するものであり、例えば、STD PMOS(3Well)のトランジスタタイプとして構成されている。
 トランジスタFHP1は、VBSモード時にトランジスタSTP1をオフにする機能を有するものであり、例えば、FH PMOS(3Well)のトランジスタタイプとして構成されている。又、トランジスタFHN1は、ショートモード時にトランジスタSTP1をオンにする機能を有するものであり、例えば、FH NMOS(3Well)のトランジスタタイプとして構成されている。
[0049]
 図7,図8は本発明の一実施形態としてのバイアス生成回路10におけるショート回路12の動作を説明するための回路図であり、図7はそのショートモードにおける動作を、図8はそのVBSモードにおける動作をそれぞれ示している。又、図9は本バイアス生成回路10における各VBS出力設定ビットとショートモード時のバックバイアス電圧VBSとの関係を例示する図である。
[0050]
 本バイアス生成回路10においては、バックバイアス電圧VBSをコア電源電圧VDDと同電位にする場合には、ショート回路12を動作させるようになっており、このように、ショート回路12を動作させるショートモードにおいては、図9に示すように、入力端子GEPに“0”を設定する。
 また、このショートモードにおいては、切替回路13は、レギュレータ回路11を停止させるようになっている。
[0051]
 ショートモードにおいて入力端子GEPに動作モード制御信号“0”が設定されると、この動作モード制御信号が切替回路13の第1シーケンス回路131において反転され、図7に示すように、ショート回路12において、端子GEPBに“1”が設定される。
 これにより、トランジスタFHP1のゲートに“0”が設定されトランジスタFHP1がオフになるとともに、トランジスタFHN1のゲートに“1”が設定されトランジスタFHN1がオンになる。
[0052]
 そして、トランジスタFHN1によりトランジスタSTP1のゲート電圧がVSSに引き下げられ(点N1参照)、これによりトランジスタSTP1がオンし、出力端子VBP1の電圧がコア電源電圧VDDと同じ+1.0Vになる。
 一方、VBSモード時には、入力端子GEPに動作モード制御信号“1”が設定され、この動作モード制御信号が切替回路13の第1シーケンス回路131において反転され、図8に示すように、ショート回路12において、端子GEPBに“0”が設定される。
[0053]
 これにより、トランジスタFHP1のゲートに“1”が設定されトランジスタFHP1がオンになるとともに、トランジスタFHN1のゲートに“0”が設定されトランジスタFHN1がオフになる。
 そして、トランジスタFHN1によりトランジスタSTP1のゲート電圧がトランジスタSTP1のソース電圧(VBS)と等しくなり、これによりトランジスタSTP1がオフする。すなわち、出力端子VBP1に対するコア電源電圧VDDの供給を確実に阻止することができ、これにより、高電圧に対する信頼性が向上するのである。
[0054]
 上述の如く構成された、本発明の一実施形態としてのバイアス生成回路10の電源投入後の処理を図10および図11に示すタイミングチャートに基づいて説明する。
 なお、図10は半導体集積回路装置100においてI/O電源電圧VDD2が先に電源投入される場合の例を示す図、図11は半導体集積回路装置100においてコア電源電圧VDDが先に電源投入される場合の例を示す図である。
[0055]
 本バイアス生成回路10により、コア電源電圧VDDよりも高電圧なバックバイアス電圧VBSを出力端子VBP1から出力する場合には(入力端子GEP=“1”;VBSモード)、必要に応じて、入力端子BP0~4に対して、所望するバックバイアス電圧VBSの電圧にあった設定を行なう(図5参照)。
 本実施形態において、半導体集積回路装置100は、前述の如く、コア電源電圧VDDとI/O電源電圧VDD2との2つの電源をそなえているが、この半導体集積回路装置100の起動時に、これらのコア電源電圧VDDとI/O電源電圧VDD2とのいずれが先にオン状態になるかが不明確であるおそれがある。
[0056]
 そこで、本バイアス生成回路10においては、バックバイアス電圧VBSの値を一意的に決めるために、電源投入時や基板バイアス設定前にショート回路12をオンにするようになっている。
 I/O電源電圧VDD2が先にオンになる場合には、図10に示すように、I/O電源電圧VDD2の後にコア電源電圧VDDがオンになり、切替回路13は、このコア電源電圧VDDの電源投入に合わせて、入力端子GEPに設定された動作モード制御信号に基づいてレギュレータ回路11をオフにするとともに、ショート回路12をオンにする(時間t1参照)。
[0057]
 そして、入力端子BP0~4の設定に基づいて可変抵抗VRの設定が行なわれ、バイアス設定が行なわれた後(時間t2参照)、レギュレータ回路11が動作して、所望のバックバイアス電圧VBSを出力端子VBP1に出力する。
 レギュレータ回路11は、I/O電源電圧VDD2に基づいて、所定のバックバイアス電圧VBSを生成し、出力端子VBP1から出力する。
[0058]
 なお、コア電源電圧VDDと同電位のバックバイアス電圧VBSを出力端子VBP1から出力する場合には(入力端子GEP=“0”;ショートモード)、切替回路13は、入力端子GEPに入力された動作モード制御信号に基づいてレギュレータ回路11をオフにするとともに、ショート回路12をオンにする。
 ショート回路12においては、トランジスタSTP1がオンになることによりコア電源電圧VDDが出力端子VBP1に接続され、コア電源電圧VDDが出力端子VBP1から出力されるのである。
[0059]
 電源切断時においては、コア電源電圧VDDをオフすることにより(時間t3参照)、バックバイアス電圧VBSがオフし、その後、I/O電源電圧VDD2がオフする。
 一方、コア電源電圧VDDが先にオンになる場合には、図11に示すように、切替回路13は、このコア電源電圧VDDの電源投入に合わせて、入力端子GEPに設定された動作モード制御信号に基づいてレギュレータ回路11をオフにするとともに、ショート回路12をオンにする(時間t4参照)。又、I/O電源電圧VDD2は、コア電源電圧VDDの後にオンになる。
[0060]
 そして、入力端子BP0~4の設定に基づいて可変抵抗VRの設定が行なわれ、バイアス設定が行なわれた後(時間t5参照)、レギュレータ回路11が動作して、所望のバックバイアス電圧VBSを出力端子VBP1に出力する。
 レギュレータ回路11は、I/O電源電圧VDD2に基づいて、所定のバックバイアス電圧VBSを生成し、出力端子VBP1から出力する。
[0061]
 なお、コア電源電圧VDDと同電位のバックバイアス電圧VBSを出力端子VBP1から出力する場合には(入力端子GEP=“0”;ショートモード)、切替回路13は、入力端子GEPに入力された動作モード制御信号に基づいてレギュレータ回路11をオフにするとともに、ショート回路12をオンにする。
 ショート回路12においては、トランジスタSTP1がオンになることによりコア電源電圧VDDが出力端子VBP1に接続され、コア電源電圧VDDが出力端子VBP1から出力されるのである。
さて、レギュレータ回路11の動作中にI/O電源電圧VDD2だけをオフにすると、PMOSのソースにコア電源電圧VDDが印加され、PMOSが形成されている基板(図示省略)が浮いてしまう。
[0062]
 このような状態を阻止するために、本実施形態においては、電源切断時に、コア電源電圧VDDをオン状態に維持したまま、先ず、I/O電源電圧VDD2をオフにするとともにショートモードに移行し(時間t6参照)、その後、コア電源電圧VDDをオフにする(時間t7参照)。
 このように、本発明の一実施形態としてのバイアス生成回路10によれば、レギュレータ回路11によってバックバイアス電圧VBSを生成することにより、クロックをそなえる必要がなく、バックバイアス電圧VBSを低い消費電力で実現できるとともに、小さな回路規模で構成することができる。
[0063]
 また、クロック印加型昇圧式のチャージポンプに比べて基板リーク電流に対する供給電流も優れており、少ない回路規模で大規模LSIに対応することができる。
 ショート回路12をそなえるとともに、レギュレータ回路11とショート回路12とを切替える切替回路13をそなえているので、I/O電源電圧VDD2がオフした場合には、ショート回路12を介してコア電源電圧VDDをバックバイアス電圧VBSとして出力することができ、これにより、バックバイアス電圧VBSが印加されるトランジスタを安定して動作させることができる。
[0064]
 また、半導体集積回路装置100において、トランジスタの基板にバックバイアス電圧VBSを印加することにより、トランジスタのリーク電流を低減することができる。
 さらに、半導体集積回路装置100にバイアス生成回路10を内蔵しているので、半導体集積回路装置100の外部にバイアス生成装置を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
[0065]
 安定出力回路114をそなえることにより、本バイアス生成回路10からPMOSトランジスタ等にバックバイアス電圧VBSを供給中に、例えば、I/O電源電圧VDD2が急にオフになった場合においても、トランジスタ1141をオンにしてPMOSドライバ1143をオフにすることにより、バックバイアス電圧VBSを印加するPMOSトランジスタを保護し、安定して動作させることができる。
[0066]
 また、レギュレータ回路11においてPMOSドライバ1143をそなえることにより、出力端子VSP1において十分な電流を得ることができる。
 さらに、バイアス生成回路10において、バックバイアス電圧VBSを生成するための基準電圧を生成するためのBGRバイアス回路112をそなえているので、バイアス生成回路10の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。
[0067]
 そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
 なお、本発明の実施形態が開示されていれば、本発明を当業者によって実施・製造することが可能である。

請求の範囲

[1]
 第1の電源電圧で動作可能な第1動作部と、前記第1の電源電圧とは異なる第2の電源電圧で動作する第2動作部とをそなえた半導体装置であって、
 前記第1の電源電圧を入力可能な第1電源電圧入力部と、前記第2の電源電圧を入力可能な第2電源電圧入力部と、前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえたバイアス生成回路をそなえることを特徴する、半導体装置。
[2]
 該バイアス生成回路が、
 該バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることを特徴とする、請求項1記載の半導体装置。
[3]
 該バイアス生成回路が、
 前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、
 該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力することを特徴とする、請求項1又は請求項2記載の半導体装置。
[4]
 当該半導体装置の電源投入時に、該バイアス生成回路において、該選択部が、前記第1の電源電圧を該出力電圧として選択することを特徴とする、請求項3記載の半導体装置。
[5]
 該レギュレータ回路がPMOSドライバをそなえて構成されていることを特徴とする、請求項1~請求項4のいずれか1項に記載の半導体装置。
[6]
 半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、
 第1の電源電圧を入力可能な第1電源電圧入力部と、
 前記第1の電源電圧とは異なる第2の電源電圧を入力可能な第2電源電圧入力部と、
 前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、
 該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえることを特徴とする、バイアス生成回路。
[7]
 該バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることを特徴とする、請求項6記載のバイアス生成回路。
[8]
 前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、
 該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力することを特徴とする、請求項6又は請求項7記載のバイアス生成回路。
[9]
 該選択部が、該半導体装置の電源投入時に、前記第1の電源電圧を該出力電圧として選択することを特徴とする、請求項8記載のバイアス生成回路。
[10]
 該レギュレータ回路がPMOSドライバをそなえて構成されていることを特徴とする、請求項6~請求項9のいずれか1項に記載のバイアス生成回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]