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1. (WO2008120308) 増幅回路
Document

明 細 書

発明の名称 増幅回路

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013  

発明の開示

0014   0015  

図面の簡単な説明

0016  

発明を実施するための最良の形態

0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051  

産業上の利用可能性

0052  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12  

図面

1   2   3   4   5   6   7   8   9   10  

明 細 書

増幅回路

技術分野

[0001]
 本発明は、増幅回路に関し、特に電界効果トランジスタを有する増幅回路に関する。

背景技術

[0002]
 近年、携帯無線器機の小型化要求により受信システムの集積化が進んでいる。これに伴い、LSIテクノロジもバイポーラ技術から電界効果トランジスタ(FET)技術、特にMOSFET技術へと移行しつつある。
[0003]
 低雑音増幅回路には入力インピーダンス整合特性と低雑音特性が求められる。受信システムの入力部に位置する低雑音増幅回路の入力インピーダンスを低雑音増幅回路の前に位置する同軸ケーブルやフィルタ等のインピーダンスと整合させることにより、アンテナから入力される微小な信号を反射することなく効率良く取り込むことができる。また、低雑音化することにより、より微小な信号を雑音に埋もれさせること無く受信することができる。
[0004]
 集積密度とコストに優れたMOSFETプロセスを用いて低雑音増幅回路を製造した場合、良く使われるソース接地構成にすると入力インピーダンスが容量性となってしまうため、インダクタを用いたインピーダンス整合回路が必要となるが、インピーダンス整合回路自体の狭帯域特性により広帯域での受信ができない。
[0005]
 図2は、増幅回路の構成例を示す回路図である。増幅回路100は、MOS電界効果トランジスタ(以下、MOSFETという)101、負荷インピーダンス回路Zd、入力端子IN及び出力端子OUTを有する。ゲート接地されたMOSFET101は、ソースが入力端子INに接続され、ドレインが出力端子OUTに接続される。MOSFET101のゲートには、直流バイアス電圧が印加される。負荷容量Zdは、MOSFET101のドレイン及び直流電源電圧間に接続される。増幅回路100の外部において、入力端子INは、出力インピーダンスがRsである信号源103に接続される。
[0006]
 ゲート接地の増幅回路100の入力インピーダンスZiはMOSFET101の相互インダクタンスgmの逆数となるため、相互インダクタンスgmを信号源103のインピーダンス(抵抗)Rsの逆数にすれば、Zi=Rsとなり、広帯域で良好な入力インピーダンス整合特性を実現できる。Zi=Rsでの入力端子INから出力端子OUTへの電圧増幅率Aは、A=Zd/Rsとなる。
[0007]
 MOSFET101の入力換算雑音電圧スペクトルνは、次式(1)で表される。
[数1]


[0008]
 ここで、kはボルツマン定数、Tは温度、γはMOSFET101の雑音係数、gmはMOSFET101の相互インダクタンスである。信号源ノイズ電圧スペクトルNは、次式(2)で表される。
[数2]


[0009]
 したがって、ゲート接地増幅回路100の雑音指標NFは、次式(3)で表される。
[数3]


[0010]
 式(1)及び(3)より、相互インダクタンスgmを増大させるとMOSFET101起因の雑音が小さくなり、雑音指標NFも小さく改善されることがわかる。しかし、入力インピーダンス整合させるには上述のように、gm=1/Rsとするので、相互インダクタンスgmを増大させての低雑音化はできない。入力インピーダンス整合した場合の雑音指標NFは、式(3)より、1+γとなる。
[0011]
 上述のように、ゲート接地増幅回路100では、良好な入力インピーダンス整合特性を維持しながら低雑音化することは困難である。
[0012]
 また、下記の特許文献1には、入力端の入力整合手段と、出力端の出力整合手段と、前記入力整合手段と前記出力整合手段との間に直列接続された共通ソーストランジスタ及び共通ゲートトランジスタと、前記入力整合手段と前記出力整合手段との間に接続された帰還抵抗とを有することを特徴とする低雑音増幅器が記載されている。
[0013]
特許文献1 : 特開平9-270645号公報

発明の開示

[0014]
 本発明の目的は、良好な入力インピーダンス整合特性を維持しながら低雑音化が可能となる増幅回路を提供することである。
[0015]
 本発明の一観点によれば、ゲート接地された第1の電界効果トランジスタと、前記第1の電界効果トランジスタのドレインに接続される負荷インピーダンス回路と、前記第1の電界効果トランジスタの前記ドレイン及びソース間に接続される帰還インピーダンス回路とを有することを特徴とする増幅回路が提供される。

図面の簡単な説明

[0016]
[図1] 図1は、本発明の第1の実施形態による低雑音増幅回路の構成例を示す回路図である。
[図2] 図2は、増幅回路の構成例を示す回路図である。
[図3] 図3は、本発明の第2の実施形態による低雑音増幅回路の構成例を示す回路図である。
[図4] 図4は、本発明の第2の実施形態による低雑音増幅回路の他の構成例を示す回路図である。
[図5] 図5は、本発明の第3の実施形態による低雑音増幅回路の構成例を示す回路図である。
[図6] 図6は、本発明の第3の実施形態による低雑音増幅回路の他の構成例を示す回路図である。
[図7] 図7は、本発明の第4の実施形態による低雑音増幅回路の構成例を示す回路図である。
[図8] 図8は、本発明の第4の実施形態による低雑音増幅回路の他の構成例を示す回路図である。
[図9] 図9は、本発明の第5の実施形態による低雑音増幅回路の構成例を示す回路図である。
[図10] 図10は、本発明の第5の実施形態による低雑音増幅回路の他の構成例を示す回路図である。

発明を実施するための最良の形態

[0017]
(第1の実施形態)
 図1は、本発明の第1の実施形態による低雑音増幅回路100の構成例を示す回路図である。低雑音増幅回路100は、例えば無線受信システムの入力部に位置する低雑音増幅回路であり、入力端子INに入力された信号を増幅し、出力端子OUTから出力する。本実施形態の低雑音増幅回路100は、図2の増幅回路に対して、帰還インピーダンス回路Zfを追加したものである。
[0018]
 低雑音増幅回路100は、nチャネルMOS電界効果トランジスタ101、負荷インピーダンス回路Zd、帰還インピーダンス回路Zf、入力端子IN及び出力端子OUTを有する。以下、MOS電界効果トランジスタをMOSFETという。MOSFET101のゲートには直流バイアス電圧102が印加され、MOSFET101はゲート接地される。入力端子INは、MOSFET101のソースに接続される。出力端子OUTは、MOSFET101のドレインに接続される。負荷インピーダンス回路Zdは、MOSFET101のドレイン及び直流電源電圧間に接続される。帰還インピーダンス回路Zfは、MOSFET101のドレイン及びソース間に接続される。低雑音増幅回路100の外部において、入力端子INは、例えばアンテナに接続され、出力インピーダンスがRsである交流の信号源103に接続される。アンテナは、無線信号を受信し、受信信号を入力端子INに入力する。低雑音増幅回路100は、入力端子INから入力した信号を増幅し、出力端子OUTから出力する。
[0019]
 低雑音増幅回路100の入力インピーダンスZiは、次式(4)で表される。ここで、gmはMOSFET101の相互インダクタンス、Zfは帰還インピーダンス回路Zfのインピーダンス、Zdは負荷インピーダンス回路Zdのインピーダンスを示す。
[0020]
[数4]


[0021]
 入力インピーダンス整合するには、すなわちZi=Rsとするには、式(4)より、相互インダクタンスgmは、次式(5)で表される。
[0022]
[数5]


[0023]
 したがって、式(5)を満たすように、相互インダクタンスgm、帰還インピーダンスZf及び負荷インピーダンスZdを設計すれば、入力インピーダンス整合することができる。式(5)より明らかなように、本実施形態の低雑音増幅回路100は、図2の増幅回路の場合と比べて、入力インピーダンス整合した場合であっても、式(5)の右辺の第2項の分だけ相互インダクタンスgmを増大させることが可能であり、MOSFET101起因の雑音を低減することが可能となる。受信信号の周波数において、帰還インピーダンスZf及び負荷インピーダンスZdが抵抗性インピーダンスの場合、雑音指標NFは、次式(6)で表される。ここで、γはMOSFET101の雑音係数である。また、低雑音増幅回路内の雑音源としては主要雑音源であるMOSFET101のみを考慮し、ZfおよびZd起因の雑音は省略している。
[0024]
[数6]


[0025]
 帰還インピーダンスZfを小さくすることにより、すなわち式(5)により相互インダクタンスgmを大きくすることにより、雑音指標NFを小さく改善できることがわかる。すなわち、本実施形態の低雑音増幅回路100は、良好な入力インピーダンス整合特性を維持しながら、低雑音化することができる。なお、低雑音増幅回路100の電圧増幅率Aは、A=Zd/Rsである。
[0026]
(第2の実施形態)
 図3は、本発明の第2の実施形態による低雑音増幅回路100の構成例を示す回路図である。本実施形態は、第1の実施形態の低雑音増幅回路100を具体化したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
[0027]
 抵抗Rd及び電流源303は、図1の負荷インピーダンス回路Zdに対応する。負荷インピーダンス回路Zdは、抵抗Rd及び電流源303の並列接続回路を有する。抵抗Rd及び電流源303の並列接続回路は、直流電源電圧及び出力端子OUT間に接続される。
[0028]
 抵抗Rf及び容量Cfは、図1の帰還インピーダンス回路Zfに対応する。帰還インピーダンス回路Zfは、抵抗Rf及び容量Cfの直列接続回路を有する。抵抗Rf及び容量Cfの直列接続回路は、入力端子IN及び出力端子OUT間に接続される。
[0029]
 nチャネルMOSFET301は、ドレインが出力端子OUTに接続され、ソースがMOSFET101のドレインに接続される。MOFET301のゲートには直流バイアス電圧302が印加され、MOSFET301はゲート接地される。すなわち、MOSFET101及び301は、カスコード接続される。
[0030]
 抵抗Rd及び電流源303の並列接続回路(負荷インピーダンス回路Zd)は、MOSFET301のドレイン及び直流電源電圧間に接続される。抵抗Rf及び容量Cfの直列接続回路(帰還インピーダンス回路Zf)は、MOSFET301のドレイン及びMOSFET101のソース間に接続される。
[0031]
 なお、低雑音増幅回路100の外部において、バイアス電流を流すためのインダクタ304は、入力端子IN及び基準電位間に接続される。また、入力端子INは、容量305及び抵抗Rsを介して信号源103に接続される。インダクタ304及び容量305は第1の実施形態では省略したが、第1の実施形態でも実際には本実施形態と同様にインダクタ304及び容量305が設けられる。
[0032]
 以上のように、本実施形態は、ゲート接地増幅を行うMOSFETの出力インピーダンスを高めるためにカスコード構成としている。負荷インピーダンス回路Zdとして抵抗Rdを用い、バイアス電流を補うための電流源303を抵抗Rdと並列に接続している。電源電圧が高く、抵抗Rdのみでバイアス電流が供給できる場合には電流源303は不要である。
[0033]
 また、バイアス電流を電流源303のみで供給する場合には、図4に示すように、抵抗Rdと直列に容量Cdを接続すればよい。負荷インピーダンス回路Zdは、容量Cd及び抵抗Rdの直列接続回路と電流源303との並列接続回路を有する。
[0034]
 電流源303は、例えば、pチャネルMOSFETのカスコード接続の電流源が適切である。帰還インピーダンス回路Zfとしては、抵抗Rfと容量Cfの直列接続回路で構成する。容量Cfは入力端子INと出力端子OUTの動作電圧が異なるために付加しているものであり、受信周波数帯域で抵抗Rfが支配的なインピーダンスとなるように、抵抗Rfと容量Cfの時定数は十分大きくする。本実施形態では、負荷インピーダンス回路Zdも帰還インピーダンス回路Zfも広帯域で抵抗性を示すため、広帯域で良好な入力インピーダンス整合特性と雑音特性を得るのに適している。
[0035]
(第3の実施形態)
 図5は、本発明の第3の実施形態による低雑音増幅回路100の構成例を示す回路図である。本実施形態は、第2の実施形態(図3)に対して、インダクタLfを追加したものである。以下、本実施形態が第2の実施形態と異なる点を説明する。インダクタLf、抵抗Rf及び容量Cfは、図1の帰還インピーダンス回路Zfに対応する。帰還インピーダンス回路Zfは、インダクタLf、抵抗Rf及び容量Cfの直列接続回路を有する。インダクタLf、抵抗Rf及び容量Cfの直列接続回路は、入力端子IN及び出力端子OUT間に接続される。
[0036]
 本実施形態は、第2の実施形態に対して、帰還インピーダンス回路Zfに直列のインダクタLfが付加されている。本実施形態では、インダクタLf及び容量Cfの共振周波数近傍において帰還インピーダンスZfが抵抗性を示し、良好な入力インピーダンス整合特性が得られる。入力信号周波数が共振周波数から離れると帰還インピーダンスZfの絶対値は増大するため、入力インピーダンスは低減し、1/gmに漸近していく。すなわち短絡端に近づいていく。このため、共振周波数から離れた妨害信号が入力されても、ゲート接地MOSFET101及び301のソースとゲート間にかかる信号振幅が低減され、妨害波特性の改善効果が得られる。また、容量Cfを可変容量(例えば抵抗と容量の配列構成)にすることにより、共振周波数を変更することが可能となる。図5では明示的に抵抗Rfを示しているが、抵抗RfはインダクタLf及び容量Cfの寄生抵抗成分でも構わない。この場合には、より狭帯域な選択特性が得られることになる。
[0037]
 また、バイアス電流を電流源303のみで供給する場合には、第2の実施形態と同様に、図6に示すように、抵抗Rdと直列に容量Cdを接続すればよい。負荷インピーダンス回路Zdは、容量Cd及び抵抗Rdの直列接続回路と電流源303との並列接続回路を有する。
[0038]
 本実施形態は、第2の実施形態と同様に、良好な入力インピーダンス整合特性を維持しながら、低雑音化を図ることができる。
[0039]
(第4の実施形態)
 図7は、本発明の第4の実施形態による低雑音増幅回路100の構成例を示す回路図である。本実施形態は、第2の実施形態(図4)に対して、電流源303を削除し、インダクタLd及び容量Cdを追加したものである。以下、本実施形態が第2の実施形態と異なる点を説明する。インダクタLd、容量Cd及び抵抗Rdは、図1の負荷インピーダンス回路Zdに対応する。負荷インピーダンス回路Zdは、インダクタLd、容量Cd及び抵抗Rdの並列接続回路を有する。インダクタLd、容量Cd及び抵抗Rdの並列接続回路は、直流電源電圧及び出力端子OUT間に接続される。
[0040]
 本実施形態は、第2の実施形態に対して、負荷インピーダンス回路Zdに並列のインダクタLdと容量Cdが付加されている。インダクタLdよりバイアス電流を供給することができるので、第2の実施形態で示した電流源303は不要である。
[0041]
 この場合、出力動作点は電源電圧となるため、出力動作点を電源電圧より下げる場合には、図8に示すように、負荷インピーダンス回路Zdにおいて、電流源303を並列に接続し、インダクタLdに直列の容量Ccを接続すればよい。負荷インピーダンス回路Zdは、容量Cc及びインダクタLdの直列接続回路と容量Cdと電流源303と抵抗Rdとの並列接続回路を有する。
[0042]
 本実施形態では、インダクタLd及び容量Cdの共振周波数近傍において負荷インピーダンスZdが抵抗性を示し、入力信号周波数が共振周波数より離れると負荷インピーダンスZdの絶対値は低減する。このため、共振周波数近傍でのみ増幅率を高めることが可能となり、バンドパスフィルタ特性を持った増幅回路100とすることができる。また、容量Cdを可変容量(例えば抵抗と容量の配列構成)にすることにより、共振周波数を変更することが可能となる。図7では明示的に抵抗Rdを示しているが、インダクタLdと容量Cdの寄生抵抗成分でも構わない。この場合には、より狭帯域な選択特性が得られることになる。
[0043]
 本実施形態は、第2の実施形態と同様に、良好な入力インピーダンス整合特性を維持しながら、低雑音化を図ることができる。
[0044]
(第5の実施形態)
 図9は、本発明の第5の実施形態による低雑音増幅回路100の構成例を示す回路図である。本実施形態は、第3の実施形態(図6)に対して、第4の実施形態と同様に、電流源303を削除し、インダクタLd及び容量Cdを追加したものである。以下、本実施形態が第3の実施形態と異なる点を説明する。インダクタLd、容量Cd及び抵抗Rdは、図1の負荷インピーダンス回路Zdに対応する。負荷インピーダンス回路Zdは、インダクタLd、容量Cd及び抵抗Rdの並列接続回路を有する。インダクタLd、容量Cd及び抵抗Rdの並列接続回路は、直流電源電圧及び出力端子OUT間に接続される。
[0045]
 本実施形態では、負荷インピーダンス回路Zd及び帰還インピーダンス回路Zfの両方に狭帯域な周波数選択特性を持たせているため、第3及び第4の実施形態よりもより急峻な周波数選択特性を得ることができる。
[0046]
 また、この場合、出力動作点は電源電圧となるため、出力動作点を電源電圧より下げる場合には、図10に示すように、第4の実施形態と同様に、負荷インピーダンス回路Zdにおいて、電流源303を並列に接続し、インダクタLdに直列の容量Ccを接続すればよい。負荷インピーダンス回路Zdは、容量Cc及びインダクタLdの直列接続回路と容量Cdと電流源303と抵抗Rdとの並列接続回路を有する。
[0047]
 本実施形態は、第3の実施形態と同様に、良好な入力インピーダンス整合特性を維持しながら、低雑音化を図ることができる。
[0048]
 以上のように、第1~第5の実施形態では、ゲート接地増幅回路100の出力端子OUT及び入力端子IN間に帰還インピーダンス回路Zfを付加する。負荷インピーダンス回路Zd及び帰還インピーダンス回路Zfは受信信号の周波数において抵抗性インピーダンスを有するものとする。これにより、良好な入力インピーダンス整合特性を維持しながら、低雑音化を図ることができる。
[0049]
 低雑音増幅回路100の入力インピーダンスを入力端子INに接続される同軸ケーブルやフィルタ等のインピーダンスと整合させることにより、アンテナから入力される微小な信号を反射することなく効率良く取り込むことができる。また、低雑音化することにより、より微小な信号を雑音に埋もれさせること無く受信することができる。
[0050]
 なお、第1~第5の実施形態では、ゲート接地増幅素子としてnチャネルMOSFETを用いているが、pチャネルMOSFETを用いても同様である。五極管動作が可能な電界効果トランジスタ(FET)素子、例えばHEMT(高電子移動度トランジスタ)を用いても、同様な増幅回路を構成することができる。
[0051]
 上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

産業上の利用可能性

[0052]
 良好な入力インピーダンス整合特性を維持しながら、低雑音化を図ることができる。

請求の範囲

[1]
 ゲート接地された第1の電界効果トランジスタと、
 前記第1の電界効果トランジスタのドレインに接続される負荷インピーダンス回路と、
 前記第1の電界効果トランジスタの前記ドレイン及びソース間に接続される帰還インピーダンス回路と
を有することを特徴とする増幅回路。
[2]
 さらに、前記第1の電界効果トランジスタの前記ソースに接続される入力端子と、
 前記第1の電界効果トランジスタの前記ドレインに接続される出力端子とを有することを特徴とする請求項1記載の増幅回路。
[3]
 前記負荷インピーダンス回路は、直流電源電圧及び前記第1の電界効果トランジスタの前記ドレイン間に接続されることを特徴とする請求項1又は2に記載の増幅回路。
[4]
 前記第1の電界効果トランジスタの前記ゲートには、直流バイアス電圧が印加されることを特徴とする請求項1~3のいずれか1項に記載の増幅回路。
[5]
 さらに、ドレインが前記負荷インピーダンス回路に接続され、ソースが前記第1の電界効果トランジスタの前記ドレインに接続されたゲート接地の第2の電界効果トランジスタを有し、
 前記帰還インピーダンス回路は、前記第2の電界効果トランジスタの前記ドレイン及び前記第1の電界効果トランジスタの前記ソース間に接続されることを特徴とする請求項1~4のいずれか1項に記載の増幅回路。
[6]
 前記帰還インピーダンス回路は、抵抗及び容量の直列接続回路を有することを特徴とする請求項1~5のいずれか1項に記載の増幅回路。
[7]
 前記帰還インピーダンス回路は、前記抵抗及び前記容量に直列接続するインダクタを有することを特徴とする請求項6に記載の増幅回路。
[8]
 前記負荷インピーダンス回路は、抵抗を有することを特徴とする請求項1~7のいずれか1項に記載の増幅回路。
[9]
 前記負荷インピーダンス回路は、さらに前記抵抗に並列に接続される電流源を有することを特徴とする請求項8記載の増幅回路。
[10]
 前記負荷インピーダンス回路は、さらに前記抵抗に直列に接続される容量を有することを特徴とする請求項9記載の増幅回路。
[11]
 前記負荷インピーダンス回路は、インダクタ、第1の容量及び抵抗が並列接続された並列接続回路を有することを特徴とする請求項1~7のいずれか1項に記載の増幅回路。
[12]
 前記負荷インピーダンス回路は、前記並列接続回路に並列に接続される電流源と、前記インダクタに直列に接続される第2の容量とを有することを特徴とする請求項11記載の増幅回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]