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1. (WO2008117464) 半導体装置およびその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2008/117464 国際出願番号: PCT/JP2007/056458
国際公開日: 02.10.2008 国際出願日: 27.03.2007
IPC:
H01L 29/78 (2006.01) ,H01L 21/28 (2006.01) ,H01L 21/8238 (2006.01) ,H01L 27/092 (2006.01) ,H01L 29/423 (2006.01) ,H01L 29/49 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
28
21/20~21/268に分類されない方法または装置を用いる半導体本体上への電極の製造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8238
相補型電界効果トランジスタ,例.CMOS
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
08
1種類の半導体構成部品だけを含むもの
085
電界効果構成部品のみを含むもの
088
構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092
相補型MIS電界効果トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
41
その形状,相対的大きさまたは配置に特徴のあるもの
423
整流,増幅またはスイッチされる電流を流さないもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
43
構成材料に特徴のあるもの
49
金属-絶縁半導体電極
出願人:
富士通マイクロエレクトロニクス株式会社 FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 〒1630722 東京都新宿区西新宿二丁目7番1号 Tokyo 7-1, Nishi-Shinjuku 2-chome, Shinjuku-ku Tokyo 1630722, JP (AllExceptUS)
福留 秀暢 FUKUTOME, Hidenobu [JP/JP]; JP (UsOnly)
大田 裕之 OHTA, Hiroyuki [JP/JP]; JP (UsOnly)
田島 貢 TAJIMA, Mitsugu [JP/JP]; JP (UsOnly)
発明者:
福留 秀暢 FUKUTOME, Hidenobu; JP
大田 裕之 OHTA, Hiroyuki; JP
田島 貢 TAJIMA, Mitsugu; JP
代理人:
伊東 忠彦 ITOH, Tadahiko; 〒1506032 東京都渋谷区恵比寿4丁目20番3号 恵比寿ガーデンプレイスタワー32階 Tokyo 32nd Floor, Yebisu Garden Place Tower, 20-3, Ebisu 4-chome, Shibuya-ku, Tokyo 1506032, JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
要約:
(EN) Provided is a semiconductor device (10) having a transistor structure including a laminated gate electrode, in which at least two layers of polycrystalline silicon films are laminated. A polycrystalline silicon film (2, 32) at the lowest layer of an nMOS gate electrode (9, 20N) to be formed in an nMOS region has a particle diameter larger than that of a gate electrode film (8, 32b) of an upper layer. The cubic expansion accompanying the diameter increase in the nMOS gate electrode bottom applies a stress in the vertical direction to a channel region (CH) just below the gate electrode.
(FR) L'invention a pour objet un dispositif à semi-conducteur (10) dont la structure de transistor comprend une électrode grille stratifiée, dans laquelle sont stratifiées deux couches de films de silicium polycristallin ou plus. Le diamètre des particules d'un film de silicium polycristallin (2, 32) qui se trouve dans la couche la plus basse d'une électrode grille nMOS (9, 20N) devant être formée dans une région nMOS est plus grand que celui d'un film d'électrode grille (8, 32b) situé dans une couche supérieure. La région de canal (CH) placée juste en dessous de l'électrode grille subit une tension dans la direction verticale en raison de la dilatation cubique qui accompagne l'augmentation de diamètre du bas de l'électrode grille nMOS.
(JA)  半導体装置(10)は、少なくとも2層の多結晶シリコン膜が積層された積層ゲート電極を有するトランジスタ構造を含み、nMOS領域に形成されるnMOSゲート電極(9、20N)の最下層の多結晶シリコン膜(2、32)の粒径は、上層のゲート電極膜(8、32b)の粒径よりも大きい。nMOSゲート電極底部での粒径増大に伴う体積膨張により、ゲート電極直下のチャネル領域(CH)に対して鉛直方向に応力を印加する。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JP5195747