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1. (WO2008117361) 論理シミュレーション方法及び論理シミュレータ
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2008/117361 国際出願番号: PCT/JP2007/055961
国際公開日: 02.10.2008 国際出願日: 23.03.2007
IPC:
G06F 17/50 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
50
計算機利用設計
出願人:
富士通マイクロエレクトロニクス株式会社 FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 〒1630722 東京都新宿区西新宿二丁目7番1号 Tokyo 7-1, Nishi-Shinjuku 2-chome Shinjuku-ku, Tokyo 1630722, JP (AllExceptUS)
野村 賢一 NOMURA, Kenichi [JP/JP]; JP (UsOnly)
安佛 英明 ANBUTSU, Hideaki [JP/JP]; JP (UsOnly)
陳 清厳 TAN, Cheng Giam [MY/JP]; JP (UsOnly)
発明者:
野村 賢一 NOMURA, Kenichi; JP
安佛 英明 ANBUTSU, Hideaki; JP
陳 清厳 TAN, Cheng Giam; JP
代理人:
服部 毅巖 HATTORI, Kiyoshi; 〒1920082 東京都八王子市東町9番8号 八王子東町センタービル 服部特許事務所 Tokyo HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho Hachioji-shi, Tokyo 192-0082, JP
優先権情報:
発明の名称: (EN) LOGIC SIMULATION METHOD AND LOGIC SIMULATOR
(FR) PROCÉDÉ DE SIMULATION LOGIQUE ET SIMULATEUR LOGIQUE
(JA) 論理シミュレーション方法及び論理シミュレータ
要約:
(EN) A logic simulation method which can prevent verification failure due to difference between physical operation of an analog circuit and logical operation at the time of logic simulation. A physical specification detecting section (2) detects the physical specification of an analog circuit (PLL circuit or DLL circuit) of verification object described in a logic library (6). A checking section (3) checks whether the signal or setting at the time of logic simulation satisfies the physical specification or not, and if the physical specification is not satisfied, a warning output section (4) issues a warning.
(FR) L'invention concerne un procédé de simulation logique permettant d'empêcher les pannes de vérification dues à une différence entre une opération physique d'un circuit analogique et une opération logique au moment de la simulation logique. La section de détection de spécification physique (2) détecte la spécification physique d'un circuit analogique (circuit PLL ou circuit DLL) d'objet de vérification décrit dans une bibliothèque logique (6). Une section de vérification (3) vérifie si le signal ou le réglage au moment de la simulation logique satisfait la spécification physique ou non, et si la spécification physique n'est pas satisfaite, unesection de sortie d'avertissement (4) émet un avertissement.
(JA)  アナログ回路の物理動作と論理シミュレーション時の論理動作の差異による検証ミスを防止可能な論理シミュレーション方法を提供する。  物理仕様検出部(2)によって、論理ライブラリ(6)に記述された検証対象のアナログ回路(PLL回路やDLL回路)の物理仕様を検出し、監視部(3)によって、論理シミュレーション時の信号または設定が物理仕様を満たすか否かを監視し、物理仕様を満たさない場合は警告出力部(4)により警告を発するようにする。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)
また、:
JP4573909