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1. (WO2008105360) 半導体装置の製造方法及び半導体装置の製造装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/105360    国際出願番号:    PCT/JP2008/053163
国際公開日: 04.09.2008 国際出願日: 25.02.2008
IPC:
H01L 21/285 (2006.01), C23C 16/34 (2006.01), H01L 21/28 (2006.01), H01L 21/318 (2006.01), H01L 21/3205 (2006.01), H01L 23/52 (2006.01)
出願人: ULVAC, INC. [JP/JP]; 2500, Hagisono, Chigasaki-shi, Kanagawa 2538543 (JP) (米国を除く全ての指定国).
HATANAKA, Masanobu [JP/JP]; (JP) (米国のみ).
TSUMAGARI, Kanako [JP/JP]; (JP) (米国のみ).
ISHIKAWA, Michio [JP/JP]; (JP) (米国のみ)
発明者: HATANAKA, Masanobu; (JP).
TSUMAGARI, Kanako; (JP).
ISHIKAWA, Michio; (JP)
代理人: ONDA, Hironori; 12-1, Ohmiya-cho 2-chome Gifu-shi, Gifu 5008731 (JP)
優先権情報:
2007-048065 27.02.2007 JP
2007-047944 27.02.2007 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING APPARATUS
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR ET APPAREIL DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法及び半導体装置の製造装置
要約: front page image
(EN)Provided is a semiconductor device manufacturing method by which reliability of a metal cap layer and productivity are improved. The method includes an insulating layer step wherein an insulating layer (11) is laminated on a semiconductor substrate (2) having an element region (2b); a recessed section step wherein a recessed section (12) is formed on the insulating layer (11); a metal layer step wherein a metal layer (13) is embedded in the recessed section (12); a planarizing step wherein the surface of the insulating layer (11) and the surface of the metal layer (13) are planarized as substantially the same surface; and a metal cap layer step wherein a metal cap layer (16) which contains at least zirconium element and nitrogen element is formed on the surface of the insulating layer (11) and the surface of the metal layer (13), after the planarizing step.
(FR)L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur par lequel une fiabilité d'une couche de revêtement métallique et une productivité sont améliorées. Le procédé comprend une étape de couche isolante dans laquelle une couche isolante (11) est laminée sur un substrat semi-conducteur (2) ayant une région élémentaire (2b) ; une étape de section renfoncée dans laquelle une section renfoncée (12) est formée sur la couche isolante (11) ; une étape de couche métallique dans laquelle une couche métallique (13) est incorporée dans la section renfoncée (12) ; une étape de planarisation dans laquelle la surface de la couche isolante (11) et la surface de la couche métallique (13) sont planarisées en tant que sensiblement la même surface ; et une étape de couche de revêtement métallique dans laquelle une couche de revêtement métallique (16) qui contient au moins un élément zirconium et un élément azote est formée sur la surface de la couche isolante (11) et la surface de la couche métallique (13), après l'étape de planarisation.
(JA) メタルキャップ層の信頼性と生産性を向上させた半導体装置の製造方法。当該方法は、素子領域(2b)を有する半導体基板(2)に絶縁層(11)を積層する絶縁層工程と、絶縁層(11)に凹部(12)を形成する凹部工程と、凹部(12)に金属層(13)を埋め込む金属層工程と、絶縁層(11)の表面と金属層(13)の表面とを略同一面に平坦化する平坦化工程と、平坦化工程の後、絶縁層(11)の表面及び金属層(13)の表面に、少なくともジルコニウム元素と窒素元素とを含むメタルキャップ層(16)を成膜するメタルキャップ層工程とを含む。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)