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1. (WO2008102819) 電子回路及び通信システム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/102819    国際出願番号:    PCT/JP2008/052889
国際公開日: 28.08.2008 国際出願日: 20.02.2008
IPC:
H03F 3/08 (2006.01), H03F 3/34 (2006.01), H04B 10/00 (2013.01)
出願人: EUDYNA DEVICES INC. [JP/JP]; 1000, Oaza Kamisukiahara, Showa-cho, Nakakoma-gun, Yamanashi 4093883 (JP) (米国を除く全ての指定国).
HARA, Hiroshi [JP/JP]; (JP) (米国のみ)
発明者: HARA, Hiroshi; (JP)
代理人: KATAYAMA, Shuhei; Mitsui Sumitomo Marine Tepco Building, 6-1, Kyobashi 1-chome, Chuo-ku, Tokyo 1040031 (JP)
優先権情報:
2007-044468 23.02.2007 JP
発明の名称: (EN) ELECTRONIC CIRCUIT AND COMMUNICATION SYSTEM
(FR) CIRCUIT ÉLECTRONIQUE ET SYSTÈME DE COMMUNICATION
(JA) 電子回路及び通信システム
要約: front page image
(EN)An electronic circuit and a communication system comprise a differential amplifier circuit (30) for receiving a digital input signal (VA) and a reference signal (Vref), a feedback circuit (10) for outputting the average value of the amplitude of the input signal (VA), and a holding circuit (20) for outputting a signal held according to the output signal (Vf) of the feedback circuit (10) as the reference signal (Vref). Since the holding circuit (20) holds and outputs the signal as the reference signal (Vref) according to the output signal (Vf) of the feedback circuit (10), the reference signal (Vref) can be stabilized early.
(FR)Un circuit électronique et un système de communication comprennent un circuit amplificateur différentiel (30) pour recevoir un signal d'entrée numérique (VA) et un signal de référence (Vref), un circuit de rétroaction (10) pour émettre la valeur moyenne de l'amplitude du signal d'entrée (VA), et un circuit de blocage (20) pour émettre un signal bloqué selon le signal de sortie (Vf) du circuit de rétroaction (10), en tant que signal de référence (Vref). Etant donné que le circuit de blocage (20) bloque et émet le signal en tant que signal de référence (Vref) selon le signal de sortie (Vf) du circuit de rétroaction (10), le signal de référence (Vref) peut être stabilisé de façon précoce.
(JA) 本発明は、デジタル入力信号VAと参照信号Vrefとが入力する差動増幅回路30と、入力信号VAの振幅の平均値を出力するフィードバック回路10と、フィードバック回路10の出力信号Vfに基づいて保持された信号を参照信号Vrefとして出力する保持回路20と、を具備することを特徴とする電子回路及び通信システムである。本発明によれば、保持回路20がフィードバック回路10の出力信号Vfに基づき参照信号Vrefとして保持出力するため、参照信号Vrefを早期に安定させることができる。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)