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1. (WO2008102806) GaN系半導体素子の製造方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2008/102806 国際出願番号: PCT/JP2008/052861
国際公開日: 28.08.2008 国際出願日: 20.02.2008
IPC:
H01L 29/786 (2006.01) ,H01L 21/28 (2006.01) ,H01L 29/417 (2006.01) ,H01L 29/423 (2006.01) ,H01L 29/49 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
28
21/20~21/268に分類されない方法または装置を用いる半導体本体上への電極の製造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
41
その形状,相対的大きさまたは配置に特徴のあるもの
417
整流,増幅またはスイッチされる電流を流すもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
41
その形状,相対的大きさまたは配置に特徴のあるもの
423
整流,増幅またはスイッチされる電流を流さないもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
43
構成材料に特徴のあるもの
49
金属-絶縁半導体電極
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人:
大嶽 浩隆 OTAKE, Hirotaka [JP/JP]; JP (UsOnly)
ローム株式会社 ROHM CO., LTD. [JP/JP]; 〒6158585 京都府京都市右京区西院溝崎町21番地 Kyoto 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP (AllExceptUS)
発明者:
大嶽 浩隆 OTAKE, Hirotaka; JP
代理人:
三好 秀和 MIYOSHI, Hidekazu; 〒1050001 東京都港区虎ノ門一丁目2番8号 虎ノ門琴平タワー Tokyo Toranomon Kotohira Tower 2-8, Toranomon 1-chome Minato-ku Tokyo 1050001, JP
優先権情報:
2007-03970120.02.2007JP
発明の名称: (EN) METHOD FOR MANUFACTURING GaN SEMICONDUCTOR ELEMENT
(FR) PROCÉDÉ DE FABRICATION D'UN ÉLÉMENT SEMI-CONDUCTEUR AU GaN
(JA) GaN系半導体素子の製造方法
要約:
(EN) Provided is a method for manufacturing a GaN semiconductor element, by which a semiconductor layer interface in a gate region does not deteriorate even when annealing of a source electrode and a drain electrode is performed. On a sapphire substrate (1), an undoped GaN layer (2), an n-type AlGaN drain layer (3), an n-type GaN layer (4), a p-type GaN channel layer (5), an n-type GaN source layer (6) are formed. To form a drain electrode (8) and a source electrode (7), a multilayer structure from the n-type AlGaN drain layer (3) to the n-type GaN source layer (6) is etched from the n-type GaN layer source layer (6) to a depth where the n-type AlGaN drain layer (3) is exposed so that the cross-section of the multilayer structure is substantially rectangular, and electrode annealing is performed. Then, etching is performed to form a gate, and a gate insulating film (9) and a gate electrode (10) are formed.
(FR) L'invention concerne un procédé de fabrication d'un élément semi-conducteur au GaN, par lequel une interface de couche semi-conductrice dans une région de grille ne se détériore pas, même lorsque le recuit d'une électrode de source et d'une électrode de drain est effectué. Sur un substrat en saphir (1), une couche de GaN non dopée (2), une couche de drain de AlGaN de type n (3), une couche de GaN de type n (4), une couche de canal de GaN de type p (5), une couche de source de GaN de type n (6) sont formées. Pour former une électrode de drain (8) et une électrode de source (7), une structure multicouches de la couche de drain AlGaN de type n (3) à la couche de source de GaN de type n (6) est gravée à partir de la couche de source de GaN de type n (6) jusqu'à une profondeur où la couche de drain de AlGaN de type n (3) est exposée, de telle sorte que la coupe transversale de la structure multicouches est sensiblement rectangulaire, et un recuit d'électrode est effectué. Ainsi, la gravure est effectuée pour former une grille, et un film isolant de grille (9) et une électrode de grille (10) sont formés.
(JA) ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないGaN系半導体素子の製造方法を提供する。  サファイア基板1上にアンドープGaN層2、n型AlGaNドレイン層3、n型GaN層4、p型GaNチャネル層5、n型GaNソース層6が形成されている。n型AlGaNドレイン層3~n型GaNソース層6に至る積層構造を、断面がほぼ矩形となるようにn型GaN層ソース層6からn型AlGaNドレイン層3が露出する深さまでエッチングして、ドレイン電極8とソース電極7とを作製し、電極アニール処理を行う。その後、ゲートを形成するためのエッチングを行い、ゲート絶縁膜9、ゲート電極10を形成する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)