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1. (WO2008102448) 半導体装置と半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/102448    国際出願番号:    PCT/JP2007/053299
国際公開日: 28.08.2008 国際出願日: 22.02.2007
IPC:
H01L 29/78 (2006.01), H01L 21/28 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01)
出願人: FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome, Shinjuku-ku Tokyo 1630722 (JP) (米国を除く全ての指定国).
SHIMAMUNE, Yosuke [JP/JP]; (JP) (米国のみ).
TAMURA, Naoyoshi [JP/JP]; (JP) (米国のみ).
KATAKAMI, Akira [JP/JP]; (JP) (米国のみ).
HATADA, Akiyoshi [JP/JP]; (JP) (米国のみ)
発明者: SHIMAMUNE, Yosuke; (JP).
TAMURA, Naoyoshi; (JP).
KATAKAMI, Akira; (JP).
HATADA, Akiyoshi; (JP)
代理人: TAKAHASHI, Keishiro; TAKAHASHI & KITAYAMA 4th Fl., Okachimachi Tohsei Bldg. 3-12-1, Taito, Taito-ku Tokyo 1100016 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEUR, ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置と半導体装置の製造方法
要約: front page image
(EN)Provided are a MOS transistor semiconductor device capable of simplifying its manufacturing process and having a stress applying mechanism, and its manufacturing method. The semiconductor device comprises a gate insulating film formed over a gate insulating film of a first conduction type of a silicon substrate, an insulated gate electrode structure having a gate electrode formed over the gate insulating film, a source/drain region of a second conduction type formed on the active region of the two sides of the insulated gate electrode structure, a side wall spacer having first and second insulating layers of different etching characteristics formed over the side walls of the insulated gate electrode structure, a transverse slit so formed in the lower portion of the side wall spacer and from the outer side wall faces to the gate electrode as to expose the silicon surface of the source/drain region while leaving the side wall spacer partially between itself and the gate electrode, and a stress applying crystal layer of a second conduction type having a lattice constant different from that of silicon and grown epitaxially over the silicon surface only in the transverse slit thereby to bury the transverse slit.
(FR)L'invention concerne un dispositif à semi-conducteur de transistor MOS capable de simplifier son procédé de fabrication et comportant un mécanisme d'application de contrainte, et son procédé de fabrication. Le dispositif à semi-conducteur comprend un film d'isolation de grille formé sur un film d'isolation de grille d'un premier type de conduction d'un substrat de silicium, une structure d'électrode de grille isolée ayant une électrode de grille formée sur le film d'isolation de grille, une région de source/drain d'un second type de conduction formée sur la région active des deux côtés de la structure d'électrode de grille isolée, une entretoise de paroi latérale comportant une première et une seconde couche isolante de caractéristiques de gravure différentes formées sur les parois latérales de la structure d'électrode de grille isolée, une fente transversale formée dans la partie inférieure de l'entretoise de paroi latérale et depuis les faces des parois latérales extérieures de l'électrode de grille de façon à exposer la surface de silicium de la région de source/drain tout en laissant l'entretoise de paroi latérale partiellement entre elle-même et l'électrode de grille, et une couche d'élément piézoélectrique d'application de contrainte d'un second type de conduction ayant une constante de grille différente de celle du silicium et développée de façon épitaxiale sur la surface de silicium seulement dans la fente transversale, pour enterrer ainsi la fente transversale.
(JA) <>   製造工程を簡略化できる、応力印加機構を有するMOSトランジスタ半導体装置とその製造方法を提供する。  半導体装置は、シリコン基板の第1導電型の活性領域上に形成されたゲート絶縁膜と、その上に形成されたゲート電極を含む絶縁ゲート電極構造と、絶縁ゲート電極構造の両側の活性領域に形成された、第2導電型のソース/ドレイン領域と、絶縁ゲート電極構造の側壁上に形成され、エッチング特性の異なる第1、第2の絶縁層を含むサイドウォールスペーサと、サイドウォールスペーサの下部において、外側側壁面からゲート電極に向かって形成され、ソース/ドレイン領域のシリコン表面を露出し、ゲート電極との間にサイドウォールスペーサの一部を残す横方向スリットと、横方向スリット内でのみ、シリコン表面上にエピタキシャルに成長され、横方向スリットを埋め、シリコンと異なる格子定数を有する第2導電型の応力印加結晶層と、を有する。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)