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1. (WO2008093458) 表示装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/093458    国際出願番号:    PCT/JP2007/071917
国際公開日: 07.08.2008 国際出願日: 12.11.2007
IPC:
G09G 3/36 (2006.01), G02F 1/133 (2006.01), G09G 3/20 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi Osaka 5458522 (JP) (米国を除く全ての指定国).
KUMADA, Kouji; (米国のみ)
発明者: KUMADA, Kouji;
代理人: SHIMADA, Akihiro; Shimada Patent Firm Manseian Building 1-10-3, Yagi-cho Kashihara-shi Nara 6340078 (JP)
優先権情報:
2007-020399 31.01.2007 JP
発明の名称: (EN) DISPLAY DEVICE
(FR) DISPOSITIF D'AFFICHAGE
(JA) 表示装置
要約: front page image
(EN)A first gate driver circuit including a shift register (4) and a plurality of amplifier circuits (11) is connected with one-end terminals of gate wiring lines (G1 - Gn), and a second gate driver circuit including a shift register (5) and a plurality of amplifier circuits (12) is connected with the other-end terminals of the gate wiring lines (G1 - Gn). The final stage of the amplifier circuits (11) is equipped with an NMOS switch, and the final stage of the amplifier circuits (12) is equipped with a PMOS switch. The gate wiring lines (G1 - Gn) are driven when either of the two switches connected with their two ends is turned ON. One amplifier circuit may be equipped at its final stage with a CMOS switch, and the other amplifier circuit may be equipped at its final stage with a PMOS switch or an NMOS switch. Thus, there is provided a display device which has display areas made bilaterally symmetric by arranging the drive circuits in well-balanced manners.
(FR)Un premier circuit de commande de grille comprenant un registre à décalage (4) et une pluralité de circuits amplificateurs (11) est connecté à des bornes à une extrémité de lignes de câblage de grilles (G1 - Gn) ; un second circuit de commande de grille comprenant un registre à décalage (5) et une pluralité de circuits amplificateurs (12) est connecté aux bornes de l'autre extrémité des lignes de câblage de grilles (G1- Gn). L'étage final des circuits amplificateurs (11) est équipé d'un commutateur NMOS, et l'étage final des circuits amplificateurs (12) est équipé d'un commutateur PMOS. Les lignes de câblage de grilles (G1 - Gn) sont commandées lorsque l'un ou l'autre des deux commutateurs connectés à leurs deux extrémités est passant. Un circuit amplificateur peut être équipé à son étage final d'un commutateur CMOS, et l'autre circuit amplificateur peut être équipé à son étage final d'un commutateur PMOS ou d'un commutateur NMOS. Ainsi, l'invention concerne un dispositif d'affichage dont des zones d'affichage sont rendues bilatéralement symétriques par disposition des circuits de commande de façon bien équilibrée.
(JA) シフトレジスタ4と複数の増幅回路11を含む第1のゲートドライバ回路をゲート配線G1~Gnの一端に接続し、シフトレジスタ5と複数の増幅回路12を含む第2のゲートドライバ回路をゲート配線G1~Gnの他端に接続する。増幅回路11の最終段にはNMOSスイッチを、増幅回路12の最終段にはPMOSスイッチを設ける。ゲート配線G1~Gnは、両端に接続された2個のスイッチのいずれかがオン状態となることにより駆動される。一方の増幅回路の最終段にCMOSスイッチを設け、他方の増幅回路の最終段にPMOSスイッチまたはNMOSスイッチを設けてもよい。これにより、駆動回路をバランスよく配置して、表示領域が左右対称となる表示装置を提供する。                                                                                 
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)