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1. (WO2008072649) 論理回路とアドレスデコーダ回路及び半導体記憶装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/072649    国際出願番号:    PCT/JP2007/073909
国際公開日: 19.06.2008 国際出願日: 12.12.2007
IPC:
G11C 11/413 (2006.01), G11C 11/408 (2006.01), H03K 19/0175 (2006.01)
出願人: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SI, SK, SL, SM, SN, SV, SY, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
TAKEDA, Koichi [JP/JP]; (JP) (米国のみ)
発明者: TAKEDA, Koichi; (JP)
代理人: KATO, Asamichi; c/o A. Kato & Associates daVinci BOSEI 7th Floor 20-12 Shin-Yokohama 3-chome Kohoku-ku, Yokohama-shi Kanagawa 2220033 (JP)
優先権情報:
2006-334645 12.12.2006 JP
発明の名称: (EN) LOGIC CIRCUIT, ADDRESS DECODER CIRCUIT, AND SEMICONDUCTOR STORAGE DEVICE
(FR) CIRCUIT LOGIQUE, CIRCUIT DÉCODEUR D'ADRESSE ET DISPOSITIF DE STOCKAGE SEMI-CONDUCTEUR
(JA) 論理回路とアドレスデコーダ回路及び半導体記憶装置
要約: front page image
(EN)Provided is a logic circuit used for an address recorder and capable of reducing the power consumption while increasing the operation speed. The logic circuit includes: a first NAND gate (101) which inputs a first pulse signal (CLK) and a first selection signal (EN); a first inverter gate (102) which reverses an output signal of the first NAND gate for output; a second NAND gate (103) which inputs a second pulse signal (RS) and the first selection signal (EN); a second inverter gate (104) which reverses an output of the second NAND gate for output; a first PMOS transistor (P1) having a drain terminal, a gate terminal, and a source terminal which are respectively connected to the output terminal of the first NAND gate, the output terminal of the second NAND gate, and a power voltage; and a first NMOS transistor (N1) having a drain terminal, a gate terminal, and a source terminal which are respectively connected to the output terminal of the first inverter gate, the output terminal of the second inverter gate, and a grounding potential.
(FR)L'invention concerne un circuit logique utilisé pour un dispositif d'enregistrement d'adresse et capable de réduire la consommation de puissance tout en augmentant la fréquence de fonctionnement. Le circuit logique comprend : une première porte NAND (101) qui entre un premier signal impulsionnel (CLK) et un premier signal de sélection (EN) ; une première porte d'inverseur (102) qui inverse le signal de sortie de la première porte NAND pour une émission ; une seconde porte NAND (103) qui met en entrée un second signal impulsionnel (RS) et le premier signal de sélection (EN) ; une seconde porte d'inverseur (104) qui inverse une sortie de la seconde porte NAND pour une émission ; un premier transistor PMOS (P1) ayant une borne de drain, une borne de grille et une borne de source qui sont respectivement reliées à la borne de sortie de la première porte NAND, à la borne de sortie de la seconde porte NAND, et à une tension d'alimentation ; et un premier transistor NMOS (N1) ayant une borne de drain, une borne de grille et une borne de source qui sont respectivement reliées à la borne de sortie de la première porte d'inverseur, à la borne de sortie de la seconde porte d'inverseur, et à un potentiel de masse.
(JA) アドレスデコーダに用いられ、高速化を図りながら消費電力の低減を図る論理回路を提供する。第1のパルス信号(CLK)と第1の選択信号(EN)とを入力する第1のNANDゲート(101)と、第1のNANDゲートの出力信号を反転して出力する第1のインバータゲート(102)と、第2のパルス信号(RS)と第1の選択信号(EN)とを入力する第2のNANDゲート(103)と、第2のNANDゲートの出力信号を反転して出力する第2のインバータゲート(104)と、ドレイン端子、ゲート端子、ソース端子が、それぞれ第1のNANDゲートの出力端子、第2のNANDゲートの出力端子、電源電圧に接続される第1のPMOSトランジスタ(P1)と、ドレイン端子、ゲート端子、ソース端子が、それぞれ、前記第1のインバータゲートの出力端子、第2のインバータゲートの出力端子、接地電位に接続される第1のNMOSトランジスタ(N1)と、を備えている。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)