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1. (WO2008072573) 半導体装置の製造方法および半導体装置

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/072573    国際出願番号:    PCT/JP2007/073689
国際公開日: 19.06.2008 国際出願日: 07.12.2007
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01)
出願人: SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP) (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SI, SK, SL, SM, SN, SV, SY, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
TATESHITA, Yasushi [JP/JP]; (JP) (米国のみ)
発明者: TATESHITA, Yasushi; (JP)
代理人: IWASAKI, Sachikuni; c/o Miyoshi International Patent Office Toranomon Kotohira Tower 2-8, Toranomon 1-chome Minato-ku, Tokyo 1050001 (JP)
2006-333087 11.12.2006 JP
2007-308597 29.11.2007 JP
(JA) 半導体装置の製造方法および半導体装置
要約: front page image
(EN)Provided is a semiconductor device manufacturing method by which sufficient stress can be applied to a channel region within allowable ranges of concentrations of Ge and C in a mixed crystal layer. A semiconductor device is also provided. A dummy gate electrode (3) is formed on a Si substrate (1). Then, a recess region (7) is formed by recess etching by using the dummy gate electrode (3) as a mask. On the surface of the recess region (7), a mixed crystal layer (8) composed of a SiGe layer is epitaxially grown. An interlayer insulating film (12) is formed on the mixed crystal layer (8) to cover the dummy gate electrode (3), and the interlayer insulating film (12) is removed until the surface of the dummy gate electrode (3) is exposed. A recess (13) is formed on the interlayer insulating film (12) to expose the Si substrate (1) by removing the dummy gate electrode (3). Then, a gate electrode (15) is formed in the recess (13) by having a gate insulating film (14) in between.
(FR)Cette invention concerne un procédé de fabrication de dispositifs semi-conducteurs permettant d'appliquer une contrainte suffisante sur une région de canal, à l'intérieur de plages admissibles de concentrations e Ge et C, dans une couche cristalline mixte. L'invention concerne également un dispositif semi-conducteur. Une électrode grille factice (3) est formée sur un substrat (1) en Si. Une région en creux (7) est ensuite formée par gravure en creux, en utilisant ladite électrode grille factice (3) comme masque. On fait croître de façon épitaxiale une couche cristalline mixte (8) composée d'une couche SiGe sur la surface de la région en creux (7). Un film isolant (12) intermédiaire est formé sur la couche cristalline mixte (8) de manière à recouvrir l'électrode grille factice (3), après quoi ledit film isolant (12) intermédiaire est éliminé jusqu'à mettre à nu la surface de ladite électrode (3). Un creux (13) est formé sur le film isolant (12) intermédiaire afin d'exposer le substrat (1) en silicium, en éliminant ladite électrode grille factice (3). Enfin, une électrode grille (15) est formée dans le creux (13), en intercalant un film (14) isolant la grille.
(JA) 混晶層中のGe濃度およびC濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。Si基板1上にダミーゲート電極3を形成する。次に、ダミーゲート電極3をマスクにしたリセスエッチングにより、リセス領域7を形成する。次いで、リセス領域7の表面に、SiGe層からなる混晶層8をエピタキシャル成長させる。続いて、ダミーゲート電極3を覆う状態で、混晶層8上に、層間絶縁膜12を形成し、ダミーゲート電極3の表面が露出するまで、層間絶縁膜12を除去する。ダミーゲート電極3を除去することで、層間絶縁膜12にSi基板1を露出する凹部13を形成する。その後、凹部13内にゲート絶縁膜14を介してゲート電極15を形成することを特徴とする半導体装置の製造方法である。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)