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1. (WO2008069277) SRAM装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/069277    国際出願番号:    PCT/JP2007/073605
国際公開日: 12.06.2008 国際出願日: 06.12.2007
IPC:
G11C 11/412 (2006.01), G11C 11/413 (2006.01), H01L 21/8244 (2006.01), H01L 27/11 (2006.01)
出願人: NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY [JP/JP]; 3-1, Kasumigaseki 1-chome, Chiyoda-ku Tokyo 1008921 (JP) (米国を除く全ての指定国).
OUCHI, Shinichi [JP/JP]; (JP) (米国のみ).
LIU, Yongxun [CN/JP]; (JP) (米国のみ).
MASAHARA, Meishoku [JP/JP]; (JP) (米国のみ).
MATSUKAWA, Takashi [JP/JP]; (JP) (米国のみ).
ENDO, Kazuhiko [JP/JP]; (JP) (米国のみ)
発明者: OUCHI, Shinichi; (JP).
LIU, Yongxun; (JP).
MASAHARA, Meishoku; (JP).
MATSUKAWA, Takashi; (JP).
ENDO, Kazuhiko; (JP)
優先権情報:
2006-330642 07.12.2006 JP
発明の名称: (EN) SRAM DEVICE
(FR) DISPOSITIF SRAM
(JA) SRAM装置
要約: front page image
(EN)An SRAM device is composed of a field effect transistor having electrically separated logic signal input gate and a bias voltage input gate on the both surfaces of a standing fine semiconductor thin board, and includes a memory cell composed of a complementary transistor configuring two access transistors and a flip-flop circuit connected to a word line. A first bias voltage is inputted to the bias voltage input gate of the transistor configuring the memory cell in a row wherein the memory cell to be accessed for reading/writing is included, and a threshold voltage is set low to the logic signal input gate of the transistor. A second bias voltage is inputted to the bias voltage input gate of the transistor configuring the memory cell in a row wherein only the memory cell performing storage operation is included, and a threshold voltage is set high to the logic signal input gate of the transistor.
(FR)Un dispositif SRAM comprend un transistor à effet de champ qui possède une grille d'entrée de signal logique électriquement séparée et une grille d'entrée de tension de polarisation sur les deux surfaces d'une carte mince à semi-conducteur fin droite, et il comprend une cellule de mémoire comprenant un transistor complémentaire configurant de transistors d'accès et un circuit à bascule connecté à une ligne de mot. Une première tension de polarisation est envoyée vers la grille d'entrée de tension de polarisation du transistor configurant la cellule de mémoire dans une rangée dans laquelle la cellule de mémoire qui doit être accédée en vue d'une lecture/écriture est incluse, et une tension de seuil est définie à un niveau faible par rapport à la grille d'entrée de signal logique du transistor. Une deuxième tension de polarisation est envoyée vers la grille d'entrée de tension de polarisation du transistor configurant la cellule de mémoire dans une rangée dans laquelle seule la cellule de mémoire qui accomplit une opération de stockage est incluse, et une tension de seuil est définie à un niveau élevé par rapport à la grille d'entrée de signal logique du transistor.
(JA) 起立した微細な半導体薄板の両面に電気的に切り離された論理信号入力ゲート及びバイアス電圧入力ゲートを有する電界効果型トランジスタで構成され、ワードラインに接続された2個のアクセストランジスタ及びフリップフロップ回路を構成する相補型トランジスタからなるメモリセルを含むSRAM装置において、読み出し乃至書き込みのためにアクセスされるメモリセルが含まれる行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第1のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を低く設定するとともに、記憶保持動作を行っているメモリセルのみを含む行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第2のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を高く設定することを特徴とするSRAM装置。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)