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1. (WO2008069044) 半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/069044    国際出願番号:    PCT/JP2007/072826
国際公開日: 12.06.2008 国際出願日: 27.11.2007
IPC:
H01L 23/12 (2006.01)
出願人: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi Osaka 5458522 (JP) (米国を除く全ての指定国).
NAKAGAWA, Tomokatsu; (米国のみ).
KATOH, Tatsuya; (米国のみ).
KUDOSE, Satoru; (米国のみ)
発明者: NAKAGAWA, Tomokatsu; .
KATOH, Tatsuya; .
KUDOSE, Satoru;
代理人: HARAKENZO WORLD PATENT & TRADEMARK; Daiwa Minamimorimachi Building 2-6, Tenjinbashi 2-chome Kita Kita-ku, Osaka-shi Osaka 5300041 (JP)
優先権情報:
2006-327480 04.12.2006 JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約: front page image
(EN)A semiconductor device has a reduced chip size and a reduced cost without being limited by bump arrangement. The semiconductor device is provided with an interposer substrate (3) which is mounted on a film substrate and composed of silicon, and a semiconductor element (2) mounted on the interposer substrate (3) for driving a liquid crystal. The interposer substrate (3) is provided with a plurality of substrate protruding electrodes (5a, 5b, 5c) formed on the side of the semiconductor element (2). The semiconductor element (2) is provided with a plurality of element protruding electrodes (4a, 4b, 4c) which are bonded with the substrate protruding electrodes (5a, 5b, 5c), respectively, and the element protruding electrodes (4a, 4b, 4c) are arranged on the entire surface of the semiconductor element (2).
(FR)La présente invention concerne un dispositif à semi-conducteur ayant une taille de puce réduite et un coût réduit sans être limité par la disposition de bossages. Le dispositif semi-conducteur est composé d'un substrat d'interposition (3) monté sur un substrat de film et composé de silicium, et d'un élément semi-conducteur (2) monté sur le substrat d'interposition (3) pour exciter un cristal liquide. Le substrat d'interposition (3) est doté d'une pluralité d'électrodes faisant saillie du substrat (5a, 5b, 5c) formées sur le côté de l'élément semi-conducteur (2). L'élément semi-conducteur (2) est doté d'une pluralité d'électrodes faisant saillie de l'élément (4a, 4b, 4c) qui sont liées avec les électrodes faisant saillie du substrat (5a, 5b, 5c), respectivement, et les électrodes faisant saillie de l'élément (4a, 4b, 4c) sont disposées sur toute la surface de l'élément semi-conducteur (2).
(JA) バンプ配置に制約されずに、チップサイズを縮小し、コストを低減する半導体装置は、フィルム基板に実装されてシリコンにより構成されたインターポーザ基板(3)と、液晶を駆動するためにインターポーザ基板(3)に実装された半導体素子(2)とを備え、インターポーザ基板(3)は、半導体素子(2)側に形成された複数個の基板突起電極(5a)・(5b)・(5c)を有し、半導体素子(2)は、各基板突起電極(5a)・(5b)・(5c)とそれぞれ接合する複数個の素子突起電極(4a)・(4b)・(4c)を有し、複数個の素子突起電極(4a)・(4b)・(4c)を、半導体素子(2)の全面に配置した。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)