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1. (WO2008056489) マルチプロセッサシステム、その制御方法及び情報記憶媒体
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2008/056489    国際出願番号:    PCT/JP2007/068651
国際公開日: 15.05.2008 国際出願日: 26.09.2007
IPC:
G06F 11/20 (2006.01), G06F 13/36 (2006.01), G06F 15/173 (2006.01)
出願人: SONY COMPUTER ENTERTAINMENT INC. [JP/JP]; 2-6-21, Minami-Aoyama, Minato-ku, Tokyo 1070062 (JP) (米国を除く全ての指定国).
HORIKAWA, Tsutomu [JP/JP]; (JP) (米国のみ).
OHKAWA, Yasukichi [JP/JP]; (JP) (米国のみ)
発明者: HORIKAWA, Tsutomu; (JP).
OHKAWA, Yasukichi; (JP)
代理人: HARUKA PATENT & TRADEMARK ATTORNEYS; 6F., YKB Ensign Building 28-4, Yotsuya 4-chome Shinjuku-ku, Tokyo 160-0004 (JP)
優先権情報:
2006-304555 09.11.2006 JP
2006-304559 09.11.2006 JP
発明の名称: (EN) MULTIPROCESSOR SYSTEM, ITS CONTROL METHOD, AND INFORMATION RECORDING MEDIUM
(FR) SYSTÈME À PROCESSEURS MULTIPLES, SON PROCÉDÉ DE COMMANDE ET SUPPORT D'ENREGISTREMENT D'INFORMATIONS
(JA) マルチプロセッサシステム、その制御方法及び情報記憶媒体
要約: front page image
(EN)A multiprocessor system which is impervious to affect the efficiency of data communication even if there is any processor having a fault in a plurality of the processors. The multiprocessor system comprising a plurality of processing modules including a predetermined number of three or more processors and buses for relaying the data communication between the respective processing modules, identifying at least one faulty processor having the fault, selecting at least one processor connected to the bus in the position corresponding to the position in which the faulty processor is connected to the bus as a communication restricted processor which is subject to communication restriction, and restricting the data communication through the buses by the communication restricted processor.
(FR)L'invention concerne un système à processeurs multiples qui ne peut pas affecter l'efficacité d'une communication de données même en cas de défaillance d'un des processeurs multiples. Le système à processeurs multiples comporte une pluralité de modules de traitement qui inclut un nombre prédéterminé de trois processeurs ou plus et des bus pour relayer la communication de données entre les modules de traitement respectifs ; identifie au moins un processeur déficient présentant la défaillance ; sélectionne au moins un processeur connecté au bus dans la position correspondant à la position dans laquelle le processeur déficient est connecté au bus comme processeur de communication restreinte soumis à une restriction de communication ; et restreint la communication de données à travers les bus au moyen du processeur de communication restreinte.
(JA) 複数のプロセッサの中に障害を有するプロセッサがあっても、データ通信効率への影響が生じにくいマルチプロセッサシステムを提供する。  3以上の所定数のプロセッサを含む複数の処理モジュールと、当該各処理モジュール相互のデータ通信を中継するバスと、を備え、障害を有する少なくとも一つの障害プロセッサを特定し、障害プロセッサのバスに対する接続位置に対応する位置においてバスに接続された少なくとも一つのプロセッサを、通信制限の対象となる通信制限プロセッサとして選択し、当該通信制限プロセッサによるバスを介したデータ通信を制限するマルチプロセッサシステムである。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)