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1. (WO2007116484) メモリ装置、そのインタフェース回路、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2007/116484 国際出願番号: PCT/JP2006/306890
国際公開日: 18.10.2007 国際出願日: 31.03.2006
IPC:
G06F 13/16 (2006.01) ,G11C 11/401 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
13
メモリ,入力/出力装置または中央処理ユニットの間の情報または他の信号の相互接続または転送
14
相互接続または転送のための接続要求
16
メモリバスに対するアクセスのためのもの
G 物理学
11
情報記憶
C
静的記憶
11
特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21
電気的素子を用いるもの
34
半導体装置を用いるもの
40
トランジスタを用いるもの
401
リフレッシングまたは電荷再生,すなわちダイナミック・セル
出願人: MIYAMOTO, Toshihiro[JP/JP]; JP (UsOnly)
TAKIGAMI, Akio[JP/JP]; JP (UsOnly)
INOKO, Masaya[JP/JP]; JP (UsOnly)
SUZUKI, Takayoshi[JP/JP]; JP (UsOnly)
ONO, Hiroyuki[JP/JP]; JP (UsOnly)
FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
発明者: MIYAMOTO, Toshihiro; JP
TAKIGAMI, Akio; JP
INOKO, Masaya; JP
SUZUKI, Takayoshi; JP
ONO, Hiroyuki; JP
代理人: UNEMOTO, Shoichi; UNEMOTO PATENT OFFICE 29-9, Amanuma 3-chome Suginami-ku, Tokyo 167-0032, JP
優先権情報:
発明の名称: (EN) MEMORY APPARATUS, INTERFACE CIRCUIT THEREOF, CONTROL METHOD THEREOF, CONTROL PROGRAM THEREOF, MEMORY CARD, CIRCUIT BOARD, AND ELECTRONIC DEVICE
(FR) DISPOSITIF MÉMOIRE, ET CIRCUIT INTERFACE, PROCÉDÉ ET PROGRAMME DE COMMANDE CORRESPONDANTS, CARTE MÉMOIRE, CARTE DE CIRCUITS IMPRIMÉS ET DISPOSITIF ÉLECTRONIQUE
(JA) メモリ装置、そのインタフェース回路、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
要約:
(EN) An interface circuit of a memory apparatus including one or more memory chips has a data outputting part (210) that outputs a multiplexed data comprising a write data and a command including all or a part of addresses, and the memory chips each have a data separating part (timing control part 120) that separates the write data from the input data outputted by the data outputting part. The command includes all or a part of address information. The data separating part separates the address information and the write data from the input data.
(FR) L'invention concerne un circuit interface de dispositif mémoire comprenant une ou plusieurs puces mémoire, qui est constitué d'une partie émission de données (210) qui émet des données multiplexées qui sont des données d'écriture; et une commande comprenant la totalité ou une partie des adresses, les puces mémoire comprenant chacune une partie séparation de données (partie commande de temporisation (120)) qui sépare les données d'écriture des données d'entrée provenant des données d'entrée émises par la partie émission de données. Ladite commande comprend la totalité ou une partie des informations d'adresse. La partie séparation de données sépare les informations d'adresse et les données d'écriture des données d'entrée.
(JA)  単一又は複数のメモリ・チップを含むメモリ装置のインタフェース回路にアドレスの一部ないしは全部を含むコマンドとライトデータとからなる多重化されたデータを送出するデータ送出部(210)を備え、前記メモリ・チップに前記データ送出部から送出されるデータ入力から前記ライトデータを分離するデータ分離部(タイミング制御部120)を備えている。前記コマンドは、アドレス情報の一部又は全部を含み、データ分離部は、そのデータ入力からアドレス情報とライトデータとを分離する。
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指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)