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1. (WO2007114328) 半導体記憶装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/114328    国際出願番号:    PCT/JP2007/057079
国際公開日: 11.10.2007 国際出願日: 30.03.2007
IPC:
H01L 21/8242 (2006.01), G11C 11/401 (2006.01), G11C 11/4097 (2006.01), H01L 27/10 (2006.01), H01L 27/108 (2006.01)
出願人: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
HIROSE, Masanobu; (米国のみ)
発明者: HIROSE, Masanobu;
代理人: MAEDA, Hiroshi; Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
優先権情報:
2006-099409 31.03.2006 JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE A SEMI-CONDUCTEUR
(JA) 半導体記憶装置
要約: front page image
(EN)In one example of a semiconductor storage device, two memory cell gates (TG) or a bit line connecting gate (SW) is formed on every N-type diffusion layer (OD) formed on a semiconductor substrate, at crossing positions with a word line (WL) or a bit line selection line (KS). A region close to the center of the N-type diffusion layer (OD) is permitted to be a source/drain region common to the two gates, while regions close to the both ends are permitted to be a separate source/drain region for each gate. The source/drain region is connected to a storage electrode (SN) of a memory cell capacitor through a storage contact (CA) or connected to a sub bit line or a main bit line through a sub bit line contact (CH) and a via of a metal wiring. The memory cell gate (TG) and a bit line connecting gate (SW) are arranged to repeat the same pattern by having the four gates as one unit.
(FR)La présente invention concerne un dispositif de stockage à semi-conducteur qui, dans un mode de réalisation donné à titre d'exemple, comprend deux portes de cellule de mémoire (TG) ou une porte de connexion de canal bit (SW) formées sur chaque couche de diffusion de type N (OD) formée sur un substrat semi-conducteur, à des positions d'intersection avec un canal mot (WL) ou un canal de sélection de canal bit (KS). Une zone proche du centre de la couche de diffusion de type N (OD) peut constituer une zone source/drain commune aux deux portes, alors que des zones proches des deux extrémités peuvent constituer une zone source/drain distincte pour chaque porte. La zone source/drain est reliée à une électrode de stockage (SN) d'un condensateur de cellule de mémoire par un contact de stockage (CA) ou reliée à un canal bit secondaire ou principal par un contact de canal bit secondaire (CH) et un via d'un câblage métallique. La porte de cellule de mémoire (TG) et une porte de connexion de canal bit (SW) sont disposées pour répéter le même motif par rassemblement des quatre portes en une unité.
(JA) 一例の半導体記憶装置は、半導体基板上形成された1箇所のN型の拡散層ODごとに、ワード線WLまたはビット線選択線KSとの交差位置に、2つのメモリセルゲートTG、またはビット線接続ゲートSWが形成される。N型の拡散層ODの中央部付近は、2つのゲートに共通のソース/ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース/ドレイン領域とされる。ソース/ドレイン領域は、ストレージコンタクトCAを介して、メモリセルキャパシタのストレージ電極SNに接続され、またはサブビット線コンタクトCHおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートTGおよびビット線接続ゲートSWは、4つ単位で同一のパターンを繰り返すように配置される。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)