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1. (WO2007110939) テスト容易化設計装置及びテスト容易化設計方法

Pub. No.:    WO/2007/110939    International Application No.:    PCT/JP2006/306416
Publication Date: Fri Oct 05 01:59:59 CEST 2007 International Filing Date: Thu Mar 30 01:59:59 CEST 2006
IPC: G06F 17/50
Applicants: SYSTEM JD CO., LTD.
株式会社システム・ジェイディー
DATE, Hiroshi
伊達 博
Inventors: DATE, Hiroshi
伊達 博
Title: テスト容易化設計装置及びテスト容易化設計方法
Abstract:
 多入力多出力モジュールに対してもタイプ分けを行って、テスト容易化設計をさらに進めたテスト容易化設計装置及び方法を提供する。RTL回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計装置1は、データパスを構成する回路要素のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行う前処理部31と、タイプ分けされた出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、又は、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する制御経路生成部35とを備える。