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1. (WO2007110926) 半導体メモリおよびテストシステム
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/110926    国際出願番号:    PCT/JP2006/306266
国際公開日: 04.10.2007 国際出願日: 28.03.2006
IPC:
G11C 29/44 (2006.01), G11C 29/12 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome Nakahara-ku, Kawasaki-shi Kanagawa 2118588 (JP) (米国を除く全ての指定国).
KOBAYASHI, Hiroyuki [JP/JP]; (JP) (米国のみ)
発明者: KOBAYASHI, Hiroyuki; (JP)
代理人: FURUYA, Fumio; Dai2 Meiho Bldg. 9th Floor 19-5, Nishishinjuku 1-chome Shinjuku-ku, Tokyo 1600023 (JP)
優先権情報:
発明の名称: (EN) SEMICONDUCTOR MEMORY AND TEST SYSTEM
(FR) MÉMOIRE À SEMICONDUCTEUR ET SYSTÈME DE TEST
(JA) 半導体メモリおよびテストシステム
要約: front page image
(EN)A cell array comprises a word line and a bit line which are connected to a memory cell, and a redundant word line and a redundant bit line which are connected to a redundant memory cell. A reading section reads data held in the memory cell. A defect detecting input section receives a defect detecting signal from a test device. A dummy defect output section outputs a dummy defect signal during a predetermined period of time after the defect detecting input section receives the defect detecting signal. A data output section inverts the logic of the read data outputted from a reading circuit while the dummy defect signal is activated. This enables generation of a pseudo defect by means of a semiconductor memory without changing any test device or test program. More specifically, a single bit defect can be replaced by a predetermined bit line defect or word line defect without changing any testing environment. As a result, the efficiency of the remedy can be improved to reduce the cost of the test.
(FR)Un réseau de cellules comprend un canal mot et un canal bit qui sont connectés à une cellule mémoire et, un canal mot redondant et un canal bit redondant qui sont connectés à une cellule mémoire redondante. Une section de lecture lit des données contenues dans la cellule mémoire. Une section d'entrée de détection de défaut reçoit un signal de détection de défaut d'un dispositif de test. Une section de sortie de défaut virtuel produit en sortie un signal de défaut virtuel pendant une durée prédéterminée après que la section d'entrée de détection de défaut a reçu le signal de détection de défaut. Une section de sortie de données inverse la logique des données lues produites en sortie d'un circuit de lecture pendant que le signal de défaut virtuel est activé. Ceci permet de générer un pseudo défaut au moyen d'une mémoire à semiconducteur sans modifier un dispositif de test ou un programme de test quelconque. Plus spécifiquement, un défaut de bit unique peut être remplacé par un défaut de canal bit ou par un défaut de canal mot prédéterminé sans changer une procédure quelconque de test.
(JA)not available
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)