WIPO logo
Mobile | Deutsch | English | Español | Français | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

国際・国内特許データベース検索
World Intellectual Property Organization
検索
 
閲覧
 
翻訳
 
オプション
 
最新情報
 
ログイン
 
ヘルプ
 
自動翻訳
1. (WO2007110898) マルチプロセッサシステムおよびマルチプロセッサシステムの動作方法
国際事務局に記録されている最新の書誌情報   

国際公開番号: WO/2007/110898 国際出願番号: PCT/JP2006/305950
国際公開日: 04.10.2007 国際出願日: 24.03.2006
IPC:
G06F 12/08 (2006.01)
出願人: TAGO, Shinichiro[JP/JP]; JP (UsOnly)
FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
発明者: TAGO, Shinichiro; JP
代理人: FURUYA, Fumio; Dai2 Meiho Bldg. 9th Floor 19-5, Nishishinjuku 1-chome Shinjuku-ku, Tokyo 160-0023, JP
優先権情報:
発明の名称: (EN) MULTIPROCESSOR SYSTEM AND MULTIPROCESSOR SYSTEM OPERATING METHOD
(FR) SYSTÈME MULTIPROCESSEUR ET PROCÉDÉ D'EXPLOITATION DE SYSTÈME MULTIPROCESSEUR
(JA) マルチプロセッサシステムおよびマルチプロセッサシステムの動作方法
要約: front page image
(EN) A multiprocessor system comprises a plurality of processors, cache memories corresponding to the respective processors, and a cache access controller. In response to indirect access instructions from the respective processors, the cache access controller accesses the cache memories other than the cache memory corresponding to the processor which has issued the indirect access instruction. This eliminates the need of data transfer between the cache memories even when one of the processors accesses the data stored in the cache memories of the other processors. Thus, the access latency to the data shared by the processors can be reduced. Further, communication between the cache memories is performed only during the execution of the indirect access instruction, which reduces the traffic of the buses between the cache memories.
(FR) L'invention concerne un système multiprocesseur comprenant une pluralité de processeurs, des mémoires caches correspondant aux processeurs respectifs, ainsi qu'un contrôleur d'accès au cache. En réponse à des instructions d'accès indirect des processeurs respectifs, le contrôleur d'accès au cache accède aux mémoires caches autres que la mémoire cache correspondant au processeur qui a émis l'instruction d'accès indirect. Cela permet d'éliminer le transfert de données entre les mémoires caches même lorsqu'un des processeurs accède aux données stockées dans les mémoires caches des autres processeurs. Ainsi, le temps d'attente d'accès aux données partagées par les processeurs peut être réduit. En outre, une communication entre les mémoires caches est établie uniquement pendant l'exécution de l'instruction d'accès indirect, ce qui réduit le trafic des bus entre les mémoires caches.
(JA)  本発明では、マルチプロセッサシステムは、複数のプロセッサとプロセッサにそれぞれ対応するキャッシュメモリとキャッシュアクセスコントローラを有している。キャッシュアクセスコントローラは、各プロセッサからの間接アクセス命令に応答して、間接アクセス命令を発行したプロセッサに対応するキャッシュメモリを除くキャッシュメモリにアクセスする。これにより、一方のプロセッサが、他方のプロセッサのキャッシュメモリに格納されているデータをアクセスする場合でも、キャッシュメモリ間でのデータの転送は、不要である。したがって、複数のプロセッサと共有しているデータに対するアクセスのレイテンシを小さくできる。また、キャッシュメモリ間の通信は、間接アクセス命令の実行時のみ行われるので、キャッシュメモリ間のバスのトラフィックを軽減できる。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)