処理中

しばらくお待ちください...

PATENTSCOPE は、メンテナンスのため次の日時に数時間サービスを休止します。サービス休止: 日曜日 05.04.2020 (10:00 午前 CEST)
設定

設定

1. WO2007108406 - エラートレラント方法及びその方法を実現可能な半導体集積回路

公開番号 WO/2007/108406
公開日 27.09.2007
国際出願番号 PCT/JP2007/055342
国際出願日 16.03.2007
IPC
H03K 19/003 2006.01
H電気
03基本電子回路
Kパルス技術
19論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
003信頼性を増すための変形
H03K 19/0948 2006.01
H電気
03基本電子回路
Kパルス技術
19論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
02特定の構成要素を用いるもの
08半導体装置を用いるもの
094電界効果トランジスタを用いるもの
0944MOSFETを用いるもの
0948CMOSを用いるもの
CPC
H03K 19/00315
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
003Modifications for increasing the reliability ; for protection
00315in field-effect transistor circuits
出願人
  • 国立大学法人 千葉大学 NATIONAL UNIVERSITY CORPORATION CHIBA UNIVERSITY [JP/JP]; 〒2638522 千葉県千葉市稲毛区弥生町1番33号 Chiba 1-33, Yayoi-cho, Inage-ku, Chiba-shi, Chiba 2638522, JP (AllExceptUS)
  • 難波 一輝 NANBA, Kazuteru [JP/JP]; JP (UsOnly)
  • 伊藤 秀男 ITO, Hideo [JP/JP]; JP (UsOnly)
  • 佐々木 陽一 SASAKI, Yoichi [JP/JP]; JP (UsOnly)
発明者
  • 難波 一輝 NANBA, Kazuteru; JP
  • 伊藤 秀男 ITO, Hideo; JP
  • 佐々木 陽一 SASAKI, Yoichi; JP
優先権情報
2006-08174923.03.2006JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) ERROR TOLERANT METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT CAPABLE OF REALIZING THE METHOD
(FR) PROCÉDÉ DE TOLÉRANCE À L'ERREUR ET CIRCUIT INTÉGRÉ À SEMICONDUCTEUR POUVANT RÉALISER LE PROCÉDÉ
(JA) エラートレラント方法及びその方法を実現可能な半導体集積回路
要約
(EN)
A software error tolerant method that is useful for a logic circuit unit and a semiconductor integrated circuit that carries out the method are provided to enhance capability in attenuating a software error while to suppress decrease in a circuit operation speed. In an error tolerance method, a pass transistor attenuates a signal including a software error generated by a logic circuit unit and a Schmidt trigger circuit masks the attenuated signal. A semiconductor integrated circuit is comprised of a logic circuit unit, a pass transistor electrically connected with the logic circuit unit and a Schmidt trigger circuit electrically connected with the pass transistor.
(FR)
L'invention concerne un procédé de tolérance à l'erreur de logiciel qui est utile pour une unité de circuit logique, ainsi qu'un circuit intégré à semiconducteur qui exécute le procédé, afin d'améliorer la capacité d'atténuation d'une erreur de logiciel en supprimant la diminution de la vitesse de fonctionnement du circuit. Dans un procédé de tolérance à l'erreur, un transistor ballast atténue un signal incluant une erreur de logiciel générée par une unité de circuit logique, et un circuit de bascule de Schmidt masque le signal atténué. Un circuit intégré à semiconducteur est constitué d'une unité de circuit logique, d'un transistor ballast relié électriquement à une unité de circuit logique et d'un circuit de bascule de Schmidt relié électriquement au transistor ballast.
(JA)
論理回路部に有用なソフトエラートレラント方法及びそれを実現する半導体集積回路であって、回路の動作速度低下を抑制しつつ、よりソフトエラー減衰能を高くする。 論理回路部が発生させるソフトエラーを含む信号をパストランジスタによって減衰させ、更にこれをシュミットトリガ回路によってマスクするエラートレラント方法、および、論理回路部と、該論理回路部と電気的に接続されるパストランジスタと、該パストランジスタと電気的に接続されるシュミットトリガ回路と、を有する半導体集積回路とする。
他の公開
国際事務局に記録されている最新の書誌情報