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1. (WO2007108289) 半導体集積回路及びそのテスト方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/108289    国際出願番号:    PCT/JP2007/053835
国際公開日: 27.09.2007 国際出願日: 28.02.2007
IPC:
G01R 31/28 (2006.01), G01R 31/3183 (2006.01)
出願人: NATIONAL UNIVERSITY CORPORATION CHIBA UNIVERSITY [JP/JP]; 1-33, Yayoi-cho Inage-ku, Chiba-shi Chiba 2638522 (JP) (米国を除く全ての指定国).
NANBA, Kazuteru [JP/JP]; (JP) (米国のみ).
ITO, Hideo [JP/JP]; (JP) (米国のみ)
発明者: NANBA, Kazuteru; (JP).
ITO, Hideo; (JP)
優先権情報:
2006-057016 02.03.2006 JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR TESTING SAME
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEURS ET PROCÉDÉ DE CONTRÔLE DE CELUI-CI
(JA) 半導体集積回路及びそのテスト方法
要約: front page image
(EN)Provided is a semiconductor integrated circuit which can perform test by decompressing an inputted compressed test pattern and furthermore two-pattern test at a higher compression rate. The semiconductor integrated circuit is provided with a test pattern decompression circuit; a demultiplexer connected to the output of the test pattern decompression circuit and has a plurality of outputs; a storage device connected to one of the output of the demultiplexer; a multiplexer connected to the output of the storage device and to the other output of the demultiplexer; and a test circuit connected to the output of the multiplexer.
(FR)L'invention concerne un circuit intégré à semiconducteurs permettant d'effectuer un contrôle par décompression d'un motif de contrôle compressé introduit ainsi qu'un test à deux motifs à une vitesse de compression plus élevée. Le circuit intégré à semiconducteurs comprend un circuit de décompression de motif de contrôle; un démultiplexeur connecté à la sortie du circuit de décompression à motif de contrôle et qui comporte une pluralité de sorties; un dispositif à mémoire connecté à l'une des sorties du multiplexeur; un multiplexeur connecté à la sortie du dispositif à mémoire ainsi qu'à une autre sortie du multiplexeur; et enfin, un circuit essayé connecté à la sortie du multiplexeur.
(JA)【課題】入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い2パターンテストを行うことができるものを提供する。 テストパターン伸張回路と、テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、デマルチプレクサの一方の出力に接続される記憶装置と、記憶装置の出力及びデマルチプレクサの他方の出力に接続されるマルチプレクサと、マルチプレクサの出力に接続されるテスト回路と、を有する半導体集積回路とする。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)