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1. WO2007108289 - 半導体集積回路及びそのテスト方法

公開番号 WO/2007/108289
公開日 27.09.2007
国際出願番号 PCT/JP2007/053835
国際出願日 28.02.2007
IPC
G01R 31/28 2006.01
G物理学
01測定;試験
R電気的変量の測定;磁気的変量の測定
31電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28電子回路の試験,例.シグナルトレーサーによるもの
G01R 31/3183 2006.01
G物理学
01測定;試験
R電気的変量の測定;磁気的変量の測定
31電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28電子回路の試験,例.シグナルトレーサーによるもの
317デジタル回路の試験
3181機能試験
3183試験入力,例.テストベクトル,パターンまたはシーケンス,の発生
CPC
G01R 31/31921
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31917Stimuli generation or application of test patterns to the device under test [DUT]
31919Storing and outputting test patterns
31921using compression techniques, e.g. patterns sequencer
出願人
  • 国立大学法人千葉大学 NATIONAL UNIVERSITY CORPORATION CHIBA UNIVERSITY [JP/JP]; 〒2638522 千葉県千葉市稲毛区弥生町1番33号 Chiba 1-33, Yayoi-cho Inage-ku, Chiba-shi Chiba 2638522, JP (AllExceptUS)
  • 難波 一輝 NANBA, Kazuteru [JP/JP]; JP (UsOnly)
  • 伊藤 秀男 ITO, Hideo [JP/JP]; JP (UsOnly)
発明者
  • 難波 一輝 NANBA, Kazuteru; JP
  • 伊藤 秀男 ITO, Hideo; JP
優先権情報
2006-05701602.03.2006JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR TESTING SAME
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEURS ET PROCÉDÉ DE CONTRÔLE DE CELUI-CI
(JA) 半導体集積回路及びそのテスト方法
要約
(EN)
Provided is a semiconductor integrated circuit which can perform test by decompressing an inputted compressed test pattern and furthermore two-pattern test at a higher compression rate. The semiconductor integrated circuit is provided with a test pattern decompression circuit; a demultiplexer connected to the output of the test pattern decompression circuit and has a plurality of outputs; a storage device connected to one of the output of the demultiplexer; a multiplexer connected to the output of the storage device and to the other output of the demultiplexer; and a test circuit connected to the output of the multiplexer.
(FR)
L'invention concerne un circuit intégré à semiconducteurs permettant d'effectuer un contrôle par décompression d'un motif de contrôle compressé introduit ainsi qu'un test à deux motifs à une vitesse de compression plus élevée. Le circuit intégré à semiconducteurs comprend un circuit de décompression de motif de contrôle; un démultiplexeur connecté à la sortie du circuit de décompression à motif de contrôle et qui comporte une pluralité de sorties; un dispositif à mémoire connecté à l'une des sorties du multiplexeur; un multiplexeur connecté à la sortie du dispositif à mémoire ainsi qu'à une autre sortie du multiplexeur; et enfin, un circuit essayé connecté à la sortie du multiplexeur.
(JA)
【課題】入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い2パターンテストを行うことができるものを提供する。 テストパターン伸張回路と、テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、デマルチプレクサの一方の出力に接続される記憶装置と、記憶装置の出力及びデマルチプレクサの他方の出力に接続されるマルチプレクサと、マルチプレクサの出力に接続されるテスト回路と、を有する半導体集積回路とする。
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