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1. WO2007105255 - デコーダ回路

公開番号 WO/2007/105255
公開日 20.09.2007
国際出願番号 PCT/JP2006/303435
国際出願日 24.02.2006
IPC
G11C 11/418 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
413周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用
417電界効果型のメモリセル用
418アドレス回路
G11C 11/413 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
413周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用
CPC
G11C 8/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
10Decoders
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
  • 井實 健治 IJITSU, Kenji [JP/JP]; JP (UsOnly)
発明者
  • 井實 健治 IJITSU, Kenji; JP
代理人
  • 酒井 宏明 SAKAI, Hiroaki; 〒1006019 東京都千代田区霞が関三丁目2番5号 霞が関ビルディング 酒井国際特許事務所 Tokyo Sakai International Patent Office, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006019, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) DECODER CIRCUIT
(FR) CIRCUIT DÉCODEUR
(JA) デコーダ回路
要約
(EN)
A decoder circuit wherein a high-speed, definite output can be achieved without increasing the entire size of a decoder body part, which comprises a plurality of decoder essential circuits, and also without increasing the size of a circuit, which drives the decoder body part, itself. The definite output operation and the cancellation output operation are separated from each other. During the cancellation output operation, a reset-dedicated PMOS transistor (13) is used to drive an inverter (9) in the last stage for performing a cancellation output. The waveform blunting of the cancellation output can be improved. During the definite output operation, an inverter (8), which drives the inverter (9) in the last stage, increases the size of an NMOS transistor, which contributes to the definite output, while, contrarily, reducing the size of a PMOS transistor that contributes to the cancellation output. The waveform blunting of the definite output is improved without changing the capability of an inverter (7) in the preceding stage, that is, without increasing the load for the decoder input, whereby the high-speed, definite output can be achieved.
(FR)
Circuit décodeur dans lequel une sortie définie grande vitesse peut être obtenue sans augmentation globale de la partie corps de décodeur (lequel comprend une pluralité de circuits essentiels de décodage), ni augmentation de la taille du circuit commandant la partie corps de décodeur elle-même. Le fonctionnement de la sortie définie et celui de la sortie d'annulation sont séparés, un transistor PMOS dédié au réarmement (13) sert à commander un inverseur (9) dans le dernier stade la sortie d'annulation. L'affaiblissement de la forme d'onde de la sortie d'annulation peut être amélioré. Pendant le fonctionnement de la sortie définie, un inverseur (8) commandant l'inverseur (9) dans le dernier stade augmente la capacité d'un transistor NMOS, ce qui contribue à la sortie définie et, à l'inverse, réduit la capacité de ce transistor et contribue à la capacité d'annulation. L'affaiblissement de la forme d'onde de la sortie définie se trouve améliorée sans modification de la capacité de l'inverseur (7) au stade précédent et sans augmentation de la charge pour l'entrée décodeur, ce qui permet d'obtenir une sortie définie grande vitesse.
(JA)
 デコーダ要部回路の複数個からなるデコーダ本体部全体のサイズやデコーダ本体部を駆動する回路自体のサイズを大きくすることなく確定出力の高速化を図ることができるデコーダ回路を得ること。  確定出力動作とその解除出力動作とを分離する。解除出力動作では、リセット専用のPMOSトランジスタ13によって最終段のインバータ9を駆動して解除出力を行う。解除出力の波形鈍りを改善することができる。確定出力動作では、最終段のインバータ9を駆動するインバータ8は、確定出力に寄与するNMOSトランジスタのサイズを大きくし、逆に解除出力に寄与するPMOSトランジスタのサイズを小さくしている。前段のインバータ7の能力を変えずに、つまり、デコーダ入力に対する負荷を増大させずに確定出力の波形鈍りを改善し、確定出力の高速化を図ることができる。
国際事務局に記録されている最新の書誌情報