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1. WO2007102188 - 半導体記憶装置

公開番号 WO/2007/102188
公開日 13.09.2007
国際出願番号 PCT/JP2006/304075
国際出願日 03.03.2006
IPC
G11C 11/413 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
413周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用
CPC
G11C 11/412
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
412using field-effect transistors only
G11C 11/413
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
G11C 5/146
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by G11C11/00
14Power supply arrangements
145Applications of charge pumps
146Substrate bias generators
G11C 8/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
10Decoders
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
  • 原田 昭彦 HARADA, Akihiko [JP/JP]; JP (UsOnly)
発明者
  • 原田 昭彦 HARADA, Akihiko; JP
代理人
  • 赤澤 日出夫 AKAZAWA, Hideo; 〒1640001 東京都中野区中野4-5-1 中野KIビル4階 Tokyo Nakano KI Bldg. 4F, 5-1, Nakano 4-chome, Nakano-ku, Tokyo 1640001, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR MEMORY
(FR) MÉMOIRE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置
要約
(EN)
A semiconductor memory in which the driving power can be improved during operation and the leak current can be reduced during standby without needing a significant change of the design of the current semiconductor memory. The semiconductor memory comprises a memory cell composed of a transistor having a back gate to which the back gate voltage is supplied, a switching transistor which is connected to the input/output side of the memory cell, switched by a row line signal and has a back gate to which the back gate voltage is supplied and a back gate voltage control circuit for controlling the back gate voltage according to an address signal.
(FR)
L'invention concerne une mémoire à semi-conducteurs dont la puissance de commande peut être améliorée en mode de fonctionnement et le courant de fuite peut être réduit en mode repos sans nécessiter d'importantes modifications de la conception de la mémoire à semi-conducteurs. La mémoire à semi-conducteurs comprend une cellule de mémoire constituée d'une grille arrière alimentée en tension, un transistor de commutation qui est raccordé au côté entrée/sortie de la cellule de mémoire, est commuté par un signal de ligne de rangée et possède une grille arrière alimentée en tension et enfin un circuit de commande de la tension de la grille arrière selon un signal.
(JA)
 現状の半導体記憶装置における設計変更を大幅に行う必要なく、動作時には駆動能力を向上させ、且つ待機時にはリーク電流を低減させることができる半導体記憶装置を提供するため、本発明の半導体記憶装置は、バックゲート電圧が供給されるバックゲートを有するトランジスタから構成されるメモリセルと、前記メモリセルの入出力側に接続され、ローライン信号によりスイッチングされると共に、バックゲート電圧が供給されるバックゲートを有するスイッチングトランジスタと、前記バックゲート電圧をアドレス信号に基づいて制御するバックゲート電圧制御回路とを備えてなる。
国際事務局に記録されている最新の書誌情報