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1. WO2007099875 - PLL回路

公開番号 WO/2007/099875
公開日 07.09.2007
国際出願番号 PCT/JP2007/053409
国際出願日 23.02.2007
IPC
H03L 7/107 2006.01
H電気
03基本電子回路
L電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7周波数または位相の自動制御;同期
06周波数または位相ロックループに加えられる基準信号を用いるもの
08位相ロックループの細部
10初期同期を確実にするためのもの,またはキャプチャーレンジを広くするためのもの
107ループに対して可変伝達関数を用いるもの,例.可変帯域巾をもつローパスフィルタ
CPC
H03L 7/093
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
08Details of the phase-locked loop
085concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
093using special filtering or amplification characteristics in the loop
H03L 7/18
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7Automatic control of frequency or phase; Synchronisation
06using a reference signal applied to a frequency- or phase-locked loop
16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
18using a frequency divider or counter in the loop
出願人
  • 日本電波工業株式会社 NIHON DEMPA KOGYO CO., LTD. [JP/JP]; 〒1510073 東京都渋谷区笹塚一丁目50番1号 Tokyo 50-1, Sasazuka 1-chome, Shibuya-ku, Tokyo 1510073, JP (AllExceptUS)
  • 木村 弘樹 KIMURA, Hiroki [JP/JP]; JP (UsOnly)
  • 古幡 司 KOBATA, Tsukasa [JP/JP]; JP (UsOnly)
  • 北山 康夫 KITAYAMA, Yasuo [JP/JP]; JP (UsOnly)
  • 大西 直樹 ONISHI, Naoki [JP/JP]; JP (UsOnly)
発明者
  • 木村 弘樹 KIMURA, Hiroki; JP
  • 古幡 司 KOBATA, Tsukasa; JP
  • 北山 康夫 KITAYAMA, Yasuo; JP
  • 大西 直樹 ONISHI, Naoki; JP
代理人
  • 船津 暢宏 FUNATSU, Nobuhiro; 〒1040061 東京都中央区銀座6丁目7番12号 滝山ビル5階 阪本・船津特許事務所 Tokyo Sakamoto & Funatsu, Tower Side Bldg. Iikura 4F, 8-8 Higashi-Azabu 1-chome Minato-ku, Tokyo 106-0044, JP
優先権情報
2006-04846324.02.2006JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) PLL CIRCUIT
(FR) CIRCUIT DE VERROUILLAGE DE PHASE
(JA) PLL回路
要約
(EN)
It has been difficult that conventional PLL circuits have a suppression characteristic of suppressing the phase noise which is free of variation due to temperature and individual difference and stable in a wide frequency band. The present invention provides a PLL circuit which can absorbs variation of phase noise characteristic due to temperature and individual difference and has a phase noise suppression characteristic stable in a wide frequency band. The PLL circuit comprises, at the succeeding stage, a first register (6) for storing a first parameter for controlling the loop gain, a first multiplier (7) for multiplying the output of the phase comparator (4) by a first parameter, a second register (12) for storing a second parameter for controlling the response characteristic, a second multiplier (13) for multiplying the output of the first multiplier by a second parameter, and a CPU (20) for setting optimum parameters in the first and second registers depending on the use frequency band, the ambient temperature, and the device individual difference. By controlling the loop gain and the response characteristic to optimum values, a good suppression characteristic in a wide frequency band is achieved.
(FR)
Il s'est avéré difficile pour les circuits à verrouillage de phase traditionnels de présenter une caractéristique de suppression du bruit de phase, exempte de variations liées à la température et à la différence individuelle et stable dans une large bande de fréquence. La présente invention concerne un circuit de verrouillage de phase pouvant absorber les variations de caractéristique de bruit de phase liées à la température et à la différence individuelle et présentant une caractéristique de suppression de bruit de phase stable dans une large bande de fréquence. Ledit circuit de verrouillage de phase comprend, dans l'étape suivante, un premier registre (6) destiné à stocker un premier paramètre pour le contrôle du gain en boucle ouverte, un premier multiplicateur (7) destiné à multiplier le résultat du comparateur de phase (4) par un premier paramètre, un second registre (12) destiné à stocker un second paramètre pour le contrôle de la caractéristique de réponse, un second multiplicateur (13) destiné à multiplier le résultat du premier multiplicateur par un second paramètre et un processeur central (20) destiné à établir les paramètres optimaux dans les premier et second registres en fonction de l'utilisation de la bande de fréquence, de la température ambiante et de la différence individuelle du dispositif. En s'assurant des valeurs optimales du gain en boucle ouverte et de la caractéristique de réponse, il est possible d'obtenir une bonne caractéristique de suppression dans une large bande de fréquence.
(JA)
 従来のPLL回路では、位相雑音の抑圧特性は温度や個体差によってばらつき、更に、広い周波数帯域で安定した抑圧特性を得るのは困難であったが、温度や個体差による位相雑音特性の変動を吸収し、広い周波数帯域で安定した位相雑音の抑圧特性を得ることができるPLL回路を提供する。  位相比較器の後段に、ループ利得を調節する第1のパラメータを格納する第1のレジスタ6と、位相比較器4の出力に第1のパラメータを乗算する第1の乗算器7と、応答特性を調節する第2のパラメータを格納する第2のレジスタ12と、第1の乗算器の出力に第2のパラメータを乗算する第2の乗算器13と、使用周波数帯・周囲の温度・装置の個体差に基づいて第1及び第2のレジスタに最適なパラメータを設定するCPU20とを備え、ループ利得及び応答特性を最適な値に調整して広い周波数帯で良好な抑圧特性を得るPLL回路である。
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