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1. WO2007099666 - 半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる救済結果の検証方法

公開番号 WO/2007/099666
公開日 07.09.2007
国際出願番号 PCT/JP2006/319874
国際出願日 04.10.2006
予備審査請求日 27.12.2007
IPC
G11C 29/56 2006.01
G物理学
11情報記憶
C静的記憶
29正確な動作のための記憶装置のチェック;スタンバイまたはオフライン動作中の記憶装置のテスト
56静的記憶のための外部試験装置,例.自動検査装置;そのインターフェース
G01R 31/28 2006.01
G物理学
01測定;試験
R電気的変量の測定;磁気的変量の測定
31電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
28電子回路の試験,例.シグナルトレーサーによるもの
G06F 11/22 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
22待機作動中または遊休時間中の検査によるコンピュータ故障箇所の検出または故障位置の指示,例.始動試験
G11C 29/12 2006.01
G物理学
11情報記憶
C静的記憶
29正確な動作のための記憶装置のチェック;スタンバイまたはオフライン動作中の記憶装置のテスト
04故障したメモリ素子の検出またはその位置の特定
08機能試験,例.リフレッシュ中の試験,パワーオン・セルフテスト,または分散テスト
12試験のための組み込み装置,例.組み込み自己テスト[8]
H01L 21/822 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
H01L 27/04 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
CPC
G11C 29/02
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
G11C 29/38
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
38Response verification devices
出願人
  • 松下電器産業株式会社 MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 〒5718501 大阪府門真市大字門真1006番地 Osaka 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
  • 角垣 謙一 TSUNOGAKI, Kenichi; null (UsOnly)
  • 大鳥 隆志 OHTORI, Takashi; null (UsOnly)
  • 鈴木 健夫 SUZUKI, Takeo; null (UsOnly)
発明者
  • 角垣 謙一 TSUNOGAKI, Kenichi; null
  • 大鳥 隆志 OHTORI, Takashi; null
  • 鈴木 健夫 SUZUKI, Takeo; null
代理人
  • 前田 弘 MAEDA, Hiroshi; 〒5410053 大阪府大阪市中央区本町2丁目5番7号 大阪丸紅ビル Osaka Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053, JP
優先権情報
2006-05332728.02.2006JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT, INSPECTION PROGRAM VERIFICATION METHOD, AND METHOD FOR VERIFYING REMEDY RESULT BY REDUNDANT MEMORY CELL
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEURS, PROCEDE DE VERIFICATION DE PROGRAMME D'INSPECTION ET PROCEDE POUR VERIFIER LE RESULTAT DE REPARATION PAR CELLULE DE MEMOIRE REDONDANTE
(JA) 半導体集積回路、検査プログラムの検証方法、及び冗長メモリセルによる救済結果の検証方法
要約
(EN)
It is possible to effectively verify an inspection program. An inspection program verifying method includes: a step for setting a semiconductor integrated circuit having a selector for selecting a pseudo-defective signal according to a control signal not to select a pseudo-defective signal; a first inspection step for executing an inspection program to inspect the semiconductor integrated circuit; a step for judging whether the semiconductor integrated circuit is good according to the inspection result in the first inspection step; a step for setting the semiconductor integrated circuit to select a pseudo-defective signal if the semiconductor integrated circuit is judged to be good; a second inspection step for executing the inspection program to inspect the semiconductor integrated circuit which has been set to select a pseudo-defective signal; and a step for judging whether the inspection result of the second inspection step is correct. If the inspection result of the second inspection step is judged to be correct, the inspection program can be judged to be good.
(FR)
La présente invention permet de vérifier efficacement un programme d'inspection. Un procédé de vérification de programme d'inspection comprend : - une étape pour paramétrer un circuit intégré à semi-conducteurs ayant un sélecteur pour sélectionner un signal pseudo-défectueux en fonction d'un signal de commande pour ne pas sélectionner un signal pseudo-défectueux, - une première étape d'inspection pour exécuter un programme d'inspection pour inspecter le circuit intégré à semi-conducteurs, - une étape pour évaluer si le circuit intégré à semi-conducteurs est bon en fonction du résultat d'inspection dans la première étape d'inspection, - une étape pour régler le circuit intégré à semi-conducteurs pour sélectionner un signal pseudo-défectueux si le circuit intégré à semi-conducteurs est jugé bon, - une seconde étape d'inspection pour exécuter le programme d'inspection et inspecter le circuit intégré à semi-conducteurs qui a été réglé pour sélectionner un signal pseudo-défectueux, - une étape pour évaluer si oui le résultat d'inspection de la seconde étape d'inspection est correct. Si le résultat d'inspection de la seconde étape d'inspection est jugé correct, le programme d'inspection peut être jugé bon.
(JA)
 検査プログラムの検証を効率よく行う。検査プログラムの検証方法であって、擬似不良信号を制御信号に従って選択するセレクタを有する半導体集積回路に、擬似不良信号を選択しないように設定する工程と、検査プログラムを実行して半導体集積回路に検査を行う第1の検査工程と、第1の検査工程における検査結果から、半導体集積回路が良品であるか否かを判断する工程と、半導体集積回路が良品であると判定された場合に、半導体集積回路に擬似不良信号を選択するように設定する工程と、検査プログラムを実行して、擬似不良信号を選択するように設定された半導体集積回路に検査を行う第2の検査工程と、第2の検査工程における検査結果が正しいか否かを判断する工程とを備える。第2の検査工程における検査結果が正しいと判断された場合には検査プログラムが合格であると判定する。
国際事務局に記録されている最新の書誌情報