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1. (WO2007099643) マルチプロセッサシステム及びマルチプロセッサシステムの動作方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/099643    国際出願番号:    PCT/JP2006/304146
国際公開日: 07.09.2007 国際出願日: 03.03.2006
IPC:
G06F 12/08 (2006.01), G06F 12/12 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
TAGO, Shinichiro [JP/JP]; (JP) (米国のみ).
SUGA, Atsuhiro [JP/JP]; (JP) (米国のみ)
発明者: TAGO, Shinichiro; (JP).
SUGA, Atsuhiro; (JP)
代理人: FURUYA, Fumio; Dai2 Meiho Bldg. 9th Floor 19-5, Nishishinjuku 1-chome Shinjuku-ku, Tokyo 1600023 (JP)
優先権情報:
発明の名称: (EN) MULTIPROCESSOR SYSTEM AND OPERATING METHOD OF THE SAME
(FR) SYSTEME MULTI-PROCESSEUR ET SON PROCEDE DE FONCTIONNEMENT
(JA) マルチプロセッサシステム及びマルチプロセッサシステムの動作方法
要約: front page image
(EN)A multiprocessor system comprises cache memories corresponding to processors respectively, a hierarchy setting register for setting the hierarchy levels of the respective cache memories, and an access control section for controlling access between the respective cache memories. The hierarchy levels of the cache memories for the respective processors are held in the hierarchy setting register that is rewritable. The respective processors treat the cache memories corresponding to the other processors as the cache memories whose hierarchies are deeper than those of the cache memories corresponding to the respective processors. This enables the respective processors to access all the cache memories. Thus, the usability of the cache memories can be improved and the hierarchy levels can be so set as to achieve the optimum latency for each application.
(FR)La présente invention concerne un système multiprocesseur qui comprend des mémoires cache correspondant aux processeurs respectivement, un registre de paramétrage de hiérarchie pour régler les niveaux hiérarchiques des mémoires cache respectives, ainsi qu'une section de commande d'accès pour commander l'accès entre les mémoires cache respectives. Les niveaux hiérarchiques des mémoires cache pour les processeurs respectifs sont maintenus dans le registre de paramétrage de hiérarchie qui est réinscriptible. Les processeurs respectifs traitent les mémoires cache correspondant aux autres processeurs comme mémoires cache dont les hiérarchies sont plus profondes que celles des mémoires cache correspondant aux processeurs respectifs. Ceci permet aux processeurs respectifs d'accéder à toutes les mémoires cache. La simplicité d'utilisation des mémoires cache peut être améliorée et les niveaux hiérarchiques peuvent être définis de manière à obtenir le retard optimal pour chaque application.
(JA)not available
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)