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1. WO2007099623 - 半導体記憶装置

公開番号 WO/2007/099623
公開日 07.09.2007
国際出願番号 PCT/JP2006/303874
国際出願日 01.03.2006
IPC
G11C 11/405 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
403多数のメモリセルに共通な電荷再生,すなわち外部リフレッシュをもつもの
4051つのセル当り,3つの電荷転送ゲート,例.MOSトランジスタ,をもつもの
G11C 11/401 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
G11C 11/404 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
403多数のメモリセルに共通な電荷再生,すなわち外部リフレッシュをもつもの
4041つのセル当り,1つの電荷転送ゲート,例.MOSトランジスタ,をもつもの
G11C 11/409 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
401リフレッシングまたは電荷再生,すなわちダイナミック・セル
4063周辺回路,例.アドレス用,デコード用,駆動用,書込み用,センス用,またはタイミング用
407電界効果型のメモリ・セル用の周辺回路
409読出し-書込み回路
CPC
G11C 11/405
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
403with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
405with three charge-transfer gates, e.g. MOS transistors, per cell
G11C 11/4097
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407for memory cells of the field-effect type
409Read-write [R-W] circuits 
4097Bit-line organisation, e.g. bit-line layout, folded bit lines
G11C 2211/4016
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2211Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
401Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
4016Memory devices with silicon-on-insulator cells
G11C 7/18
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
18Bit line organisation; Bit line lay-out
H01L 27/108
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
108Dynamic random access memory structures
H01L 27/10802
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
108Dynamic random access memory structures
10802comprising floating-body transistors, e.g. floating-body cells
出願人
  • 株式会社ルネサステクノロジ Renesas Technology Corp. [JP/JP]; 〒1006334 東京都千代田区丸の内二丁目4番1号 Tokyo 4-1, Marunouchi 2-chome Chiyoda-ku, Tokyo 1006334, JP (AllExceptUS)
  • 森下 玄 MORISHITA, Fukashi [JP/JP]; JP (UsOnly)
  • 有本 和民 ARIMOTO, Kazutami [JP/JP]; JP (UsOnly)
発明者
  • 森下 玄 MORISHITA, Fukashi; JP
  • 有本 和民 ARIMOTO, Kazutami; JP
代理人
  • 吉田 茂明 YOSHIDA, Shigeaki; 〒5400001 大阪府大阪市中央区城見1丁目4番70号住友生命OBPプラザビル10階 Osaka 10th floor, Sumitomo-seimei OBP Plaza Bldg. 4-70, Shiromi 1-chome, Chuo-ku Osaka-shi, Osaka 5400001, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE A SEMI-CONDUCTEURS
(JA) 半導体記憶装置
要約
(EN)
Provided are a TTRAM which does not cause a trouble in data writing, and a TTRAM which performs dynamic voltage and frequency control, even when transistors are further microminiaturized. The potential statuses of a charge line (CL), a word line (WL) and a bit line (BL) are controlled so as to increase the potential of a body region (23b) by a leak current which flows from a connection node to the body region (23b), during a period until a storage transistor (STr) turns on, by activating both the word line (WL) and the bit line (BL) at the same time in a status where the storage transistor (STr) is turned off.
(FR)
La présente invention concerne une TTRAM qui n'entraîne pas de problèmes dans l'écriture de données, ainsi qu'une TTRAM qui réalise un contrôle dynamique des tensions et des fréquences, même lorsque les transistors sont encore micro-miniaturisés. Les statuts potentiels d'une ligne de charge (CL), d'une ligne de mots (WL) et d'une ligne de bits (BL) sont commandés de manière à augmenter le potentiel d'une région de corps (23b) par un courant de fuite qui circule d'un noeud de connexion à la région de corps (23b), pendant une période jusqu'à ce qu'un transistor de stockage (STr) s'active, en activant la ligne de mots (WL) et la ligne de bits (BL) en même temps dans un statut où le transistor de stockage (STr) est désactivé.
(JA)
 本発明は、トランジスタの微細化が進んだ場合でも、データの書き込みに支障が生じないTTRAMおよびダイナミックな電圧および周波数の制御が可能なTTRAMを提供することを目的とする。ストレージトランジスタ(STr)をオフした状態で、ワードライン(WL)およびビットライン(BL)を併行して活性化させることで、ストレージトランジスタ(STr)がオンするまでの期間に、接続ノードからボディ領域(23b)に向けて流れるリーク電流により、ボディ領域(23b)の電位を高めるように、チャージライン(CL)、ワードライン(WL)およびビットライン(BL)の電位状態を制御する。
国際事務局に記録されている最新の書誌情報