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1. (WO2007099605) 圧縮したアドレス情報により分岐予測する処理装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/099605    国際出願番号:    PCT/JP2006/303770
国際公開日: 07.09.2007 国際出願日: 28.02.2006
IPC:
G06F 9/38 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
YOKOI, Megumi [JP/JP]; (JP) (米国のみ).
UKAI, Masaki [JP/JP]; (JP) (米国のみ).
SUZUKI, Takashi [JP/JP]; (JP) (米国のみ)
発明者: YOKOI, Megumi; (JP).
UKAI, Masaki; (JP).
SUZUKI, Takashi; (JP)
代理人: MATSUKURA, Hidemi; Acropolis 21 Building 6th floor, 4-10, Higashi Nihonbashi 3-chome, Chuo-ku, Tokyo 1030004 (JP)
優先権情報:
発明の名称: (EN) PROCESSING DEVICE BY PREDICTING BRANCH FROM COMPRESSED ADDRESS INFORMATION
(FR) DISPOSITIF DE TRAITEMENT PAR PREVISION DE BRANCHE A PARTIR D'INFORMATIONS D'ADRESSE COMPRESSEES
(JA) 圧縮したアドレス情報により分岐予測する処理装置
要約: front page image
(EN)A processing device comprises an acquiring section to acquire an instruction at an acquisition stage, an address control section to determine an instruction address of an original memory for the instruction acquired by the acquiring section, a branch instruction predicting section to predict whether an instruction to be executed in the next execution stage is a branch instruction or not in accordance with instruction history information processed in the past, and an executing section to execute at least one instruction at the execution stage. The address control section includes an encoding section to generate higher-order address information made by compressing a predetermined higher-order bit part from predetermined higher-order and lower-order bit parts included in the instruction address, and a restoring section to restore the higher-order bit part from the higher-order address information. The branch instruction predicting section includes a history memory section that stores the higher-order bit part corresponding to a branch address of a processed branch instruction and the lower-order bit part at either one of a plurality of storing places determined from the higher-order bit part corresponding to a branch address of a processed branch instruction and the lower-order bit part.
(FR)La présente invention concerne un dispositif de traitement comprenant une section d'acquisition pour acquérir une instruction à une étape d'acquisition, une section de commande d'adresse pour déterminer une adresse d'instruction d'une mémoire initiale pour l'instruction acquise par la section d'acquisition, une section de prévision d'instruction de branche pour prévoir si une instruction à exécuter dans la prochaine étape d'exécution est une instruction de branche ou non conformément aux informations d'historique d'instruction traitées par le passé, ainsi qu'une section d'exécution pour exécuter au moins une instruction à l'étape d'exécution. La section de commande d'adresse comprend une section d'encodage pour générer des informations d'adresse d'ordre supérieur réalisées en compressant une partie de bit d'ordre supérieur prédéterminées à partir des parties de bit d'ordre supérieur et inférieur comprises dans l'adresse d'instruction, ainsi qu'une section de restauration pour restaurer la partie de bitS d'ordre supérieur des informations d'adresse d'ordre supérieur. La section de prévision d'instruction de branche comprend une section de mémoire d'historique qui stocke la partie de bits d'ordre supérieur correspondant à une adresse de branche d'une instruction de branche traitée et la partie de bits d'ordre inférieur sur l'une parmi la pluralité de lieux de stockage déterminés à partir de la partie de bits d'ordre supérieur correspondant à une adresse de branche d'une instruction de branche traitée et la partie de bit d'ordre inférieur.
(JA)取得段階で命令を取得する取得部と、取得部が取得する命令の記憶元である命令アドレスを決定するアドレス制御部と、次の命令実行段階で処理される命令が分岐命令であるか否かを過去に処理された命令の履歴情報にしたがって予測する分岐命令予測部と、取得された命令の少なくとも1つを実行段階で実行する実行部と、を備え、アドレス制御部は、命令アドレスに含まれる所定の上位ビット部分と下位ビット部分のうち、上位ビット部分を圧縮した上位アドレス情報を生成する符号化部と、上位アドレス情報から上位ビット部分を復元する復元部とを有し、分岐命令予測部は、処理された分岐命令の分岐先アドレスに対応する上位アドレス情報と下位ビット部分とを、分岐命令の記憶元の命令アドレスに対応する上位アドレス情報と下位ビット部分から決定される複数の格納先のいずれかに履歴情報として記憶する履歴記憶部を有する処理装置である。                                                                       
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)