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1. WO2007099598 - プリフェッチ機能を有するプロセッサ

公開番号 WO/2007/099598
公開日 07.09.2007
国際出願番号 PCT/JP2006/303743
国際出願日 28.02.2006
IPC
G06F 12/08 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
12メモリシステムまたはアーキテクチャ内でのアクセシング,アドレシングまたはアロケーティング
02アドレシングまたはアロケーション;リロケーション
08階層構造のメモリ・システム,例.仮想メモリ・システム,におけるもの
CPC
G06F 12/0862
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0862with prefetch
G06F 12/0897
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0893Caches characterised by their organisation or structure
0897with two or more cache hierarchy levels
G06F 2212/6028
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2212Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
60Details of cache memory
6028Prefetching based on hints or prefetch instructions
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
  • 本藤 幹雄 HONDOU, Mikio [JP/JP]; JP (UsOnly)
発明者
  • 本藤 幹雄 HONDOU, Mikio; JP
代理人
  • 大菅 義之 OSUGA, Yoshiyuki; 〒1020084 東京都千代田区二番町8番地20 二番町ビル3F Tokyo 3rd Fl., Nibancho Bldg., 8-20, Nibancho Chiyoda-ku, Tokyo 1020084, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) PROCESSOR HAVING PREFETCH FUNCTION
(FR) PROCESSEUR AYANT UNE FONCTION DE PRE-EXTRACTION
(JA) プリフェッチ機能を有するプロセッサ
要約
(EN)
A processor having a prefetch function is characterized by comprising a first-layer cache memory having a first line size, a second-layer cache memory having a second line size different in size from the first line size as the lower layer of the first-layer cache memory, and a prefetch control unit for issuing a prefetch request with respect to the second-layer cache from the first-layer cache memory so as to prefetch a block equivalent to the first line size for each second line size.
(FR)
La présente invention concerne un processeur ayant une fonction de pré-extraction qui est caractérisé en ce qu'il comprend une mémoire cache de première couche ayant une première taille de ligne, une mémoire cache de seconde couche ayant une seconde taille de ligne dont la taille est différente de celle d'une première ligne comme couche inférieure de la mémoire cache de première couche, ainsi qu'une unité de commande de pré-extraction pour émettre une requête de pré-extraction relativement au cache de seconde couche de la mémoire cache de première couche de manière à pré-extraire un bloc équivalent à la première taille de ligne pour chaque seconde taille de ligne.
(JA)
 プリフェッチ機能を有するプロセッサは、第1のラインサイズを持つ第1の階層のキャッシュメモリと、当該第1の階層のキャッシュメモリの下位階層で、前記第1のラインサイズとは異なる大きさの第2のラインサイズを持つ第2の階層のキャッシュメモリと、前記第2のラインサイズ毎に、前記第1のラインサイズ分のブロックをプリフェッチするように、前記第1の階層のキャッシュメモリから前記第2の階層のキャッシュに対するプリフェッチ要求を発行するプリフェッチ制御部と、を備えることを特徴とする。
他の公開
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