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1. WO2007099590 - データ処理システムの設計方法、設計支援装置及び検証方法

公開番号 WO/2007/099590
公開日 07.09.2007
国際出願番号 PCT/JP2006/303712
国際出願日 28.02.2006
IPC
G06F 9/48 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
9プログラム制御のための装置,例.制御装置
06プログラム記憶方式を用いるもの,すなわちプログラムを受取りまたは保持するために処理装置の内部記憶装置を用いるもの
46マルチプログラミング装置
48プログラムの起動;プログラムの切換,例.割込みによるもの
CPC
G06F 9/4881
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
46Multiprogramming arrangements
48Program initiating; Program switching, e.g. by interrupt
4806Task transfer initiation or dispatching
4843by program, e.g. task dispatcher, supervisor, operating system
4881Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
出願人
  • 株式会社ルネサステクノロジ RENESAS TECHNOLOGY CORP. [JP/JP]; 〒1006334 東京都千代田区丸の内二丁目4番1号 Tokyo 6-2, Otemachi 2-chome Chiyoda-ku, Tokyo 1000004, JP (AllExceptUS)
  • 谷本 匡亮 TANIMOTO, Tadaaki [JP/JP]; JP (UsOnly)
発明者
  • 谷本 匡亮 TANIMOTO, Tadaaki; JP
代理人
  • 玉村 静世 TAMAMURA, Shizuyo; 〒1010052 東京都千代田区神田小川町1丁目1番地 山城ビル901号 Tokyo Room 901, Yamashiro Building 1, Kanda Ogawamachi 1-chome Chiyoda-ku, Tokyo 1010052, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) DESIGNING METHOD OF DATA PROCESSING SYSTEM, DESIGN ASSISTING DEVICE, AND VERIFYING METHOD
(FR) PROCÉDÉ DE CONCEPTION DE SYSTÈME DE TRAITEMENT DES DONNÉES, DISPOSITIF D'AIDE À LA CONCEPTION ET PROCÉDÉ DE VÉRIFICATION
(JA) データ処理システムの設計方法、設計支援装置及び検証方法
要約
(EN)
A subject bus system receives casting data at a regular interval and carries out a pipe-line-like operation. In order to take out real time restrictions to each circuit module in compliance with latency and throughput restrictions given as a specification, circuit-module level operations of the bus system are described with a sub-class of a time Petri net, the worst execution time of a bus transfer is then estimated and the time Petri net is analyzed by using its value. In its analysis, the real time restrictions are taken out by subtracting the maximum limit or the worst possible waiting time due to bus conflicts or resource conflicts between the circuit modules. Thus, when the bus system is designed to satisfy the real time restrictions given as a demand specification, the real time restrictions for each circuit module constituting the bus system can be estimated as precisely as possible at an early stage.
(FR)
Selon l'invention, un système de bus sujet reçoit des données de diffusion à intervalle régulier et exécute une opération de type pipeline. Afin d'extraire des restrictions en temps réel pour chaque module de circuit conformément à des restrictions de latence et de rendement données en tant que spécification, des opérations au niveau du module de circuit du système de bus sont décrites avec une sous-classe d'un réseau de Pétri temporel, le pire temps d'exécution d'un transfert par bus est ensuite estimé et le réseau de Pétri temporel est analysé à l'aide de sa valeur. Lors de ladite analyse, les restrictions en temps réel sont extraites par soustraction de la limite maximale ou du pire temps d'attente possible dû à des conflits de bus ou à des conflits de ressources entre les modules de circuit. Ainsi, lorsque le système de bus est conçu pour satisfaire les restrictions en temps réel données en tant que spécification de demande, les restrictions en temps réel pour chaque module de circuit constituant le système de bus peuvent être estimées aussi précisément que possible à un stade précoce.
(JA)
 一定間隔のデータ投入を受けてパイプライン的な動作を行うバスシステムを対象とし、仕様として与えたレイテンシ制約及びスループット制約を満たすための、各回路モジュールへの実時間制約を導出するために、バスシステムの回路モジュールレベルの動作をタイムペトリネットのサブクラスで記述し、バス転送の最悪実行時間見積もりを行った後、その値を用いてタイムペトリネットを解析する。その解析においては回路モジュール間でのバスコンフリクトやリソースコンフリクトによる最大限即ち最悪と考えられる待ち時間を差し引いて、実時間制約の導出を行う。これにより、要求仕様として与えた実時間制約を満たすようバスシステムを設計する際、バスシステムを構成する各回路モジュールの実時間制約を早期に出来る限り正確に見積もることができる。
他の公開
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