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1. WO2007099581 - 半導体記憶装置の製造方法、半導体記憶装置

公開番号 WO/2007/099581
公開日 07.09.2007
国際出願番号 PCT/JP2006/303660
国際出願日 28.02.2006
IPC
H01L 27/10 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
G11C 11/41 2006.01
G物理学
11情報記憶
C静的記憶
11特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21電気的素子を用いるもの
34半導体装置を用いるもの
40トランジスタを用いるもの
41正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/11 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
G11C 11/413
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
41forming ; static; cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing, power reduction
G11C 5/025
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by G11C11/00
02Disposition of storage elements, e.g. in the form of a matrix array
025Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
G11C 5/063
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by G11C11/00
06Arrangements for interconnecting storage elements electrically, e.g. by wiring
063Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
H01L 27/0207
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
0203Particular design considerations for integrated circuits
0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
H01L 27/092
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
08including only semiconductor components of a single kind
085including field-effect components only
088the components being field-effect transistors with insulated gate
092complementary MIS field-effect transistors
H01L 27/105
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
  • 稲毛 麻由美 INAGE, Mayumi [JP/JP]; JP (UsOnly)
  • 岩田 明郎 IWATA, Akio [JP/JP]; JP (UsOnly)
  • 伊藤 学 ITO, Gaku [JP/JP]; JP (UsOnly)
発明者
  • 稲毛 麻由美 INAGE, Mayumi; JP
  • 岩田 明郎 IWATA, Akio; JP
  • 伊藤 学 ITO, Gaku; JP
代理人
  • 大菅 義之 OSUGA, Yoshiyuki; 〒1020084 東京都千代田区二番町8番地20 二番町ビル3F Tokyo 3rd Fl., Nibancho Bldg. 8-20, Nibancho Chiyoda-ku, Tokyo 102-0084, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) METHOD MANUFACTURING OF SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR MEMORY DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS, ET DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置の製造方法、半導体記憶装置
要約
(EN)
In a semiconductor device (100) of an SRAM or the like comprised of a data processing unit (120) for carrying out data writing/reading operations for memory cells, a row decoding unit (140) for carrying out a word driving operation of memory cells, and a timing control unit (130) for generating a control pulse of the data processing units (120), which are arranged in circumference of a cell array (110) with lattice-like disposed memory cells, a pair of power lines (122) and (123) crossing with a boundary (B) of the cell array (110) at right angles every 1-bit processing circuit (121) in the data processing unit (120). MOS transistors are arranged with figures of main-axis directions in their gate patterns crossed with each other at right angles between the power lines (122) and (123) and disposed densely in the longitudinal direction of the power lines (122) and (123).
(FR)
L'invention concerne un dispositif à semi-conducteurs (100) d'une mémoire SRAM ou analogue qui comprend : une unité de traitement de données (120) permettant d'exécuter des opérations de lecture/écriture de données pour des cellules mémoires; une unité de décodage de rangée (140) permettant d'exécuter des opérations de commande de mot de cellules mémoires; et une unité de commande de temporisation (130) permettant de générer une impulsion de commande des unités de traitement de données (120), lesdites unités étant formées autour d'un réseau de cellules (110) à cellules mémoires disposées en treillis, et chaque circuit de traitement de 1 bit (121) dans l'unité de traitement de données (120) étant formé par une paire de lignes d'alimentation (122) et (123) traversant une limite (B) du réseau de cellules (110) de manière perpendiculaire. Des transistors MOS sont disposés avec des directions d'axe principal dans leurs motifs de grille qui se croisent de manière perpendiculaire entre les lignes d'alimentation (122) et (123) et sont implantés à une certaine densité dans le sens longitudinal des lignes d'alimentation (122) et (123).
(JA)
 メモリセルが格子状に配列されたセルアレイ110の周囲に、メモリセルに対するデータに書き込み/読み出しを行うデータ処理部120、メモリセルのワード線駆動を行う行デコード部140、データ処理部120およびデータ処理部120の制御パルスを生成するタイミング制御部130を配置した構成のSRAM等の半導体記憶装置100において、データ処理部120における1ビット処理回路121毎に、セルアレイ110との境界Bに直交する一対の電源配線122、電源配線123を配置する。この電源配線122と電源配線123の間には、これらにゲートパターンの主軸方向が直交する姿勢でMOSトランジスタを配置し、電源配線122、電源配線123の長手方向に密に配列する。
他の公開
US12200624
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