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1. WO2007099578 - 故障解析装置

公開番号 WO/2007/099578
公開日 07.09.2007
国際出願番号 PCT/JP2006/303553
国際出願日 27.02.2006
IPC
G06F 11/22 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
22待機作動中または遊休時間中の検査によるコンピュータ故障箇所の検出または故障位置の指示,例.始動試験
G06F 11/34 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
11エラー検出;エラー訂正;監視
30監視
34コンピュータ動作の記録または統計的評価,例.故障時間のまたは入出力動作の記録または統計的評価
CPC
G06F 11/079
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
079Root cause analysis, i.e. error or fault diagnosis
G06F 11/2268
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
2268Logging of test results
出願人
  • 富士通株式会社 FUJITSU LIMITED [JP/JP]; 〒2118588 神奈川県川崎市中原区上小田中4丁目1番1号 Kanagawa 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP (AllExceptUS)
  • 中川 雅人 NAKAGAWA, Masato [JP/JP]; JP (UsOnly)
発明者
  • 中川 雅人 NAKAGAWA, Masato; JP
代理人
  • 渡部 章彦 WATANABE, Akihiko; 〒1160013 東京都荒川区西日暮里5丁目11番8号 三共セントラルプラザビル5階 開明国際特許事務所 Tokyo Kaimei Patent Office, Sankyo Central Plaza Building 5F, 11-8, Nishi-Nippori 5-chome, Arakawa-ku Tokyo 1160013, JP
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) FAILURE ANALYZER
(FR) ANALYSEUR DE DEFAILLANCE
(JA) 故障解析装置
要約
(EN)
Analysis information for describing log information associated with the board number of the board on which a logical circuit is mounted and with the installation position on the board and collected from the logical circuit, information to be processed when the log information occurs, information on the condition under which the log information is valid, and the information on the condition under which the log information is invalid is defined. Using this analysis information, failure analysis is performed with the logical unit as a unit. The analysis information further describes information on the order of priority of the log information, therefore, when failure analysis using the logic circuit as a unit is realized, analysis of a serious failure can be realized without omission.
(FR)
La présente invention concerne des informations d'analyse pour décrire des informations de journal associées au numéro de la carte sur laquelle est monté un circuit logique et à la position d'installation sur la carte et collectées depuis le circuit logique, des informations à traiter lorsque les informations de journal surviennent, des informations sur l'état dans lequel les informations de journal sont valables et des informations sur l'état dans lequel les informations de journal ne sont pas valables. Ces informations d'analyse permettent d'effectuer l'analyse des défaillances au moyen de l'unité. Les informations d'analyse décrivent également des informations sur l'ordre de priorité des informations de journal; ainsi, l'analyse d'une défaillance sérieuse peut être effectuée avec précision au moyen du circuit logique comme unité.
(JA)
 論理回路の実装されるボード番号及びボード上搭載位置に対応付けて、その論理回路から収集するログ情報について、そのログ情報が発生するときに処理すべき情報と、そのログ情報が有効なものとなる条件の情報と、そのログ情報が無効なものとなる条件の情報とについて記述する解析情報を定義して、この解析情報を使って、論理回路を単位として故障解析を行うようにする。そして、この解析情報がさらにログ情報の優先度の情報を記述するようにすることで、この論理回路を単位とする故障解析の実現にあたって、重大な故障を漏れのない形で解析することを実現する。
他の公開
US12230241
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