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1. (WO2007096990) メモリ回路、およびそれを用いた半導体装置
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/096990    国際出願番号:    PCT/JP2006/303460
国際公開日: 30.08.2007 国際出願日: 24.02.2006
IPC:
G11C 11/41 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
TANAKA, Tomohiro [JP/JP]; (JP) (米国のみ)
発明者: TANAKA, Tomohiro; (JP)
代理人: AKAZAWA, Hideo; Nakano KI Bldg. 4F 5-1, Nakano 4-chome Nakano-ku, Tokyo 164-0001 (JP)
優先権情報:
発明の名称: (EN) MEMORY CIRCUIT AND SEMICONDUCTOR DEVICE USING THE SAME
(FR) CIRCUIT MEMOIRE ET DISPOSITIF A SEMI-CONDUCTEURS L'UTILISANT
(JA) メモリ回路、およびそれを用いた半導体装置
要約: front page image
(EN)A memory circuit wherein a reduction of soft error occurrence rate can be achieved without increasing the die area and hence without increasing the chip size and the cost. In order to obtain such a memory circuit, there are included, on a single semiconductor board, an input element having an input terminal; an output element having an output terminal; a data holding circuit provided between the input element and the output element; and a transistor provided between a power supply and a junction of the input element and the output element to add capacitance between the input element and the output element.
(FR)La présente invention concerne un circuit mémoire dans lequel une réduction du taux de survenue d'erreurs mineures peut être obtenue sans accroître le secteur de matrice et par conséquent sans augmenter la taille et le coût de la puce. Afin d'obtenir ce circuit mémoire, on inclut, sur une seule carte à semi-conducteurs, un élément d'entrée ayant une borne d'entrée, un élément de sortie ayant une borne de sortie, un circuit de maintien des données prévu entre l'élément d'entrée et l'élément de sortie et un transistor prévu entre une alimentation électrique et une jonction de l'élément d'entrée et l'élément de sortie afin d'ajouter une capacitance entre l'élément d'entrée et l'élément de sortie.
(JA) ダイ面積を増加させることなく、ひいてはチップサイズの増大化、コストの増大化を招くことなく、ソフトエラー発生率の低減を図ることができるメモリ回路を得るため、一つの半導体基板上に、入力端子を有する入力素子と、出力端子を有する出力素子と、前記入力素子と出力素子の間に設けられるデータ保持回路と、前記入力素子と出力素子の間と電源との間に設けられ、該入力素子と出力素子の間に容量を付加するトランジスタとを備える。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)