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1. (WO2007080719) クロック生成回路
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/080719    国際出願番号:    PCT/JP2006/324006
国際公開日: 19.07.2007 国際出願日: 30.11.2006
IPC:
H03L 7/08 (2006.01), H03L 7/18 (2006.01)
出願人: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (米国を除く全ての指定国).
EBUCHI, Tsuyoshi; (米国のみ)
発明者: EBUCHI, Tsuyoshi;
代理人: MAEDA, Hiroshi; Osaka-Marubeni Bldg. 5-7, Hommachi 2-chome Chuo-ku, Osaka-shi Osaka 5410053 (JP)
優先権情報:
2006-003513 11.01.2006 JP
発明の名称: (EN) CLOCK GENERATING CIRCUIT
(FR) CIRCUIT GENERATEUR D'HORLOGE
(JA) クロック生成回路
要約: front page image
(EN)A clock generating circuit is provided with a multiple-phase clock generating circuit(111) for generating a multiple-phase clock signal, a phase subdividing unit (113) for shifting a phase of the multiple-phase clock signal output by the multiple-clock generating circuit (111), and a clock selecting unit (114) for selecting one clock signal from the clock signal output by the phase subdividing unit (113). Further, a PLL circuit (120) is provided to receive an output signal from a dividing circuit (115). A modulation control unit (112) controls the phase shift carried out by the phase subdividing unit (113) and the selection of a clock signal carried out by the clock selecting unit (114) to switch on or off an SSC and to change a band width of the PLL circuit (120).
(FR)La présente invention concerne un circuit générateur d'horloge muni d'un circuit de génération d'horloge à phases multiples (111) pour générer un signal d'horloge à phases multiples, une unité de subdivision de phase (113) pour décaler une phase de la sortie du signal d'horloge à phase multiple par le circuit de génération d'horloge à phase multiple (111), ainsi que d'une unité de sélection d'horloge (114) pour sélectionner un signal d'horloge à partir de la sortie de signal d'horloge de l'unité de subdivision de phase (113). De plus, un circuit PLL (120) est prévu pour recevoir un signal de sortie d'un circuit de division (115). Une unité de commande de modulation (112) commande le décalage de phase réalisé par l'unité de subdivision de phase (113) et la sélection d'un signal d'horloge réalisé par l'unité de sélection d'horloge (114) pour allumer ou éteindre un SSC et changer une largeur de bande du circuit PLL (120).
(JA) 多相クロック信号を生成する多相クロック生成回路(111)と、多相クロック生成回路(111)が出力した多相クロック信号の位相をシフトする位相細分化部(113)と、位相細分化部(113)が出力したクロック信号から1つのクロック信号を選択するクロック選択部(114)とを設ける。さらに分周回路(115)の出力を受けるPLL回路(120)を設ける。そして、変調制御部(112)によって、位相細分化部(113)で行なわれる位相のシフト、およびクロック選択部(114)で行なわれるクロック信号の選択を制御して、SSCのオンとオフを切り替えるとともに、PLL回路(120)のバンド幅を切り替える。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)