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1. (WO2007034553) 半導体装置およびその製造方法

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/034553    国際出願番号:    PCT/JP2005/017513
国際公開日: 29.03.2007 国際出願日: 22.09.2005
H01L 29/78 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 21/336 (2006.01), H01L 29/786 (2006.01)
出願人: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (米国を除く全ての指定国).
KAWAI, Shinichi [JP/JP]; (JP) (米国のみ)
発明者: KAWAI, Shinichi; (JP)
代理人: HATTORI, Kiyoshi; HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho Hachioji-shi, Tokyo 1920082 (JP)
(JA) 半導体装置およびその製造方法
要約: front page image
(EN)The carrier mobility of a transistor using an SOI substrate is improved. A thin Si layer (4) is formed over a Si substrate (2) with a buried insulating film (3) interposed between them. A gate electrode (7) is formed over the thin Si layer (4) with a gate insulating film (6) interposed between them. On both sides, S/D layers (11) are formed that reach the Si substrate (2) through the Si layer (4) and the buried insulating film (3) and that have a crystal structure having a different lattice constant from those of the Si substrate (2) and the Si layer (4). A channel region (9) is formed within the Si layer (4), so that the short channel effect is suppressed. The S/D layers (11) having a different crystal structure from the Si crystal is formed so thick that they reach the Si substrate (2). Consequently, enough stress can be generated in the channel region (9), enabling the carrier mobility to be improved effectively.
(FR)La présente invention permet d’améliorer la mobilité des porteurs d’un transistor en utilisant un substrat SOI. Une mince couche de Si (4) est formée sur un substrat de Si (2), une pellicule isolante enterrée (3) étant intercalée entre eux. Une électrode de gâchette (7) est disposée sur la couche mince de Si (4), une pellicule d’isolation de gâchette (6) étant intercalée entre elles. De chaque côté, on dispose des couches S/D (11) qui atteignent le substrat de Si (2) à travers la couche de Si (4) et la pellicule isolante enterrée (3) et qui comportent une structure cristalline présentant une constante de réseau cristallin différente de celles du substrat de Si (2) et de la couche de Si (4). Une zone de canal (9) est creusée dans la couche de Si (4) de sorte que l'effet de canal court est supprimé. Les couches S/D (11) comportant une structure cristalline différente du cristal de Si sont si épaisses qu'elles atteignent le substrat de Si (2). Par conséquent, une contrainte suffisante peut être générée dans la zone de canal (9), ce qui améliore efficacement la mobilité des porteurs.
(JA) SOI基板を用いたトランジスタのキャリア移動度を向上させる。  Si基板(2)上に埋め込み絶縁膜(3)を介して形成された薄いSi層(4)上にゲート絶縁膜(6)を介してゲート電極(7)を形成し、その両側に、Si層(4)および埋め込み絶縁膜(3)を貫通してSi基板(2)に達しSi基板(2)やSi層(4)とは格子定数の異なる結晶構造のS/D層(11)を形成する。チャネル領域(9)がSi層(4)内に形成されることにより、短チャネル効果が抑制され、また、Si結晶と異なる結晶構造のS/D層(11)をSi基板(2)に達するように厚く形成することにより、チャネル領域(9)に充分な応力を発生させて、効果的にキャリア移動度を向上させることが可能になる。                                                                               
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)