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1. (WO2007023979) MOSFETおよび半導体装置の製造方法
国際事務局に記録されている最新の書誌情報   

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2007/023979    国際出願番号:    PCT/JP2006/316793
国際公開日: 01.03.2007 国際出願日: 22.08.2006
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
出願人: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (米国を除く全ての指定国).
MIYAMURA, Makoto [JP/JP]; (JP) (米国のみ)
発明者: MIYAMURA, Makoto; (JP)
代理人: IKEDA, Noriyasu; The 3rd Mori Building 4-10, Nishishinbashi 1-chome Minato-ku, Tokyo 105-0003 (JP)
優先権情報:
2005-239861 22.08.2005 JP
発明の名称: (EN) MOSFET AND PRODUCTION MEMTHOD OF SEMICONDUCTOR DEVICE
(FR) MOSFET ET PROCÉDÉ DE PRODUCTION D’UN DISPOSITIF SEMI-CONDUCTEUR
(JA) MOSFETおよび半導体装置の製造方法
要約: front page image
(EN)A MOSFET increased in substrate bias effect ϝ without an increase in parasitic capacitance and junction leak current. The MOSFET comprises a gate electrode (104) formed on a semiconductor substrate (101) and an insulation film (103), a side-wall insulation film (106) covering the side surface of the gate electrode (104), and source/drain regions surrounded by the side-wall insulation film (106) and a shallow trench isolation (102) in a self-align manner, wherein the concentration of a first conductive impurity the same in type as well-forming impurity has a profile of becoming, in the lower direction of the gate electrode (104), lower in a channel forming region, then higher and again lower, and a high-concentration first conductive impurity region (110) is provided where a first conductive impurity concentration is formed to be low in the source/drain regions and to be high at the lower portion of the gate electrode (104) held between the source/drain regions.
(FR)L’invention concernce un MOSFET dont l’effet de polarisation du substrat ϝ est augmenté sans que la capacité parasite et le courant de fuite de jonction ne soient augmentés. Le MOSFET comprend une électrode de gâchette (104) disposée sur un substrat semi-conducteur (101) et une pellicule isolante (103), une pellicule isolante de paroi latérale (106) recouvrant la surface latérale de l'électrode de gâchette (104), et des zones de source/drain entourées par la pellicule d'isolation de paroi latérale (106) et une isolation de souille superficielle (102) de manière auto-alignée, la concentration d’une première impureté conductrice identique en type à une impureté de formation de puits présente un profil pour devenir, dans la direction inférieure de l’électrode de gâchette (104), inférieure dans une zone de formation de canal, puis supérieure et de nouveau inférieure, et une zone de première impureté conductrice à haute concentration (110) est disposée à l’endroit où une concentration de première impureté conductrice est placée de façon à être basse dans les zones de source/drain et à être élevée dans la portion inférieure de l’électrode de gâchette (104) située entre les zones de source/drain.
(JA)寄生容量や接合リーク電流を増加させずに基板バイアス効果γを増大したMOSFETを提供する。半導体基板101および絶縁膜103上に形成されたゲート電極104、ゲート電極104の側面を覆う側壁絶縁膜106および、側壁絶縁膜106と浅いトレンチ・アイソレーション102により自己整合的に囲まれたソース・ドレーン領域からなるMOSFETにおいて、ウェルを形成する不純物と同型の第一導電型不純物の濃度がゲート電極104の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらにソース・ドレーン領域では第一導電型不純物濃度が低く、ソース・ドレーン領域に挟まれたゲート電極104の下部では高く形成された高濃度第一導電型不純物領域110を持ってなるMOSFETにより上記課題を解決する。
指定国: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
欧州特許庁(EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)